KR980012130A

KR980012130A - 트랜지스터의 제조방법

Info

Publication number: KR980012130A
Application number: KR1019960031193A
Authority: KR
Inventors: 김봉성; 현창석
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-07-29
Filing date: 1996-07-29
Publication date: 1998-04-30

Abstract

본 발명은 트랜지스터의 제조방법에 관한 것으로서, 더 상세하게는 실리콘 질화막(Si3N4)을 사용하여 게이트 산화막과 게이트 폴리 패턴을 형성하고, 게이트 폴리를 위한 플라즈마 에칭시에는 상기 실리콘 질화막(Si3N4)을 게이트 산화막 에지부(edge)의 버퍼로 이용함으로써 게이트 폴리를 위한 프라즈마 에칭시에 발생되는 게이트 산화막 에지부의 열화를 방지할 수 있도록 한 트랜지스터의 제조방법에 관한 것이다. 이를 위한 본 발명은, 게이트 전극, 소오스 전극 및 드레인 전극을 포함하는 트랜지스터를 제조하는 제조방법에 있어서, 소정의 기판상에 실리콘 산화막을 성장시키고 상기 산화막상에 Si3N4의 실리콘 질화막을 증착하는 제1단계와, 상기 실리콘 질화막을 소정의 사진공정을 통하여 건식식각하여 게이트 전극이 형성될 부위를 패터닝하는 제2단계와, 상기 제2단계 공정에 의해 노출된 게이트 전극 형성부위의 상기 산화막을 습식식각한 후 게이트 산화막을 성장시키는 제3단계와, 상기 3단계 공정 후 저압화학기상증착에 의해 게이트 폴리를 증착하고 에치 백(etch back)하여 게이트 폴리 패턴을 형성하는 제4단계와, 상기 게이트 폴리 패턴의 형성 후 습식식각을 통하여 상기 실리콘 질화막을 제거하는 제5단계를 포함하여 된 것을 특징으로 한다.

Description

트랜지스터의 제조방법

본 발명은 트랜지스터의 제조방법에 관한 것으로서, 더 상세하게는 실리콘 질화막(Si3N4)을 사용하여 게이트 산화막과 게이트 폴리 패턴을 형성하고, 게이트 폴리를 위한 플라즈마 에칭시에는 상기 실리콘 질화막(Si3N4)을 게이트 산화막 에지부(edge)의 버퍼로 이용함으로써 게이트 폴리를 위한 플라즈마 에칭시에 발생되는 게이트 산화막 에지부의 열화를 방지할 수 있도록 한 트랜지스터의 제조방법에 관한 것이다.

일반적으로, 트랜지스터 제조공정중에 형성되는 게이트 산화막은 소정의 건식식각인 플라즈마 에칭시에 전하 스트레스(charging stress)에 의해 손상(damage)을 받는다. 즉, 플라즈마를 이용하는 에칭 프로세스는 이소트로픽(istropic) 에칭에 따른 미세가공의 어려움은 해결하였으나, 게이트 산화막의 열화 및 전하량 상승으로 인한 고 에너지 전자 신회성(hot electron reliability)의 저하를 야기시키는 문제점을 내포하고 있었다. 또한, 반도체 디바이스의 미세화에 따라 최근에는 게이트 폴리의 플라즈마 에칭시 드레인과 소오스 접합(junction) 주위에 발생하는 에지 손상(edge damage)이라는 새로운 현상의 문제점도 발생되고 있다. 즉, 상기의 에지 손상은 도 7에 도시되어 있는 바와 같이 게이트 폴리(1)의 플라즈마 에칭시에 이 부분에서의 과도한 에칭에 따른 활성화 이온의 충격에 직접 노출된 영역(5)에서 발생하는 것으로 드레인(4) 접합에 인접한 게이트 폴리(1) 에지의 게이트 산화막(2)에 트랩(trap)된 전자의 영향을 받기 때문에 발생하는 것으로 알려지고 있다. 도 7에서 미설명 부재 번호 3은 실리콘 기판이다. 상기와 같은 에지 손상의 효과는 게이트 에지에서 높은 전기장이 걸리는 현상과 같이 작용하여 트랜지스터의 고 에너지 전자 신뢰성의 과도한 열화(degradation)를 가져오는 문제점, 및 반도체 디바이스의 미세화에 따라 트랜지스터 채널의 길이가 짧아질수록 게이트 에치부 아래의 게이트 산화막 손상의 관통거리( L)의 크기를 더욱 증가시키는 문제점을 유발시켰다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 본 발명이 이루고자 하는 기술적 과제는, 게이트 폴리 에칭시에 발생하는 게이트 산화막 에지부의 열화를 방지할 수 있도록 하여 트랜지스터의 길이가 짧아지더라도 트랜지스터의 고 에너지 신뢰성을 향상시킬 수 있게 한 트랜지스터의 제조방법을 제공하는 것이다.

제1도은 본 발명에 따른 트랜지스터의 제조방법의 제1단계 공정에 의해 형성되는 구조를 도시한 단면도이다.

제2도 내지 제5도는 본 발명 제조방법의 각 단계 공정에 의해 형성되는 구조를 가각 도시한 단면도이다.

제6도는 본 발명에 따른 트랜지스터의 제조방법에 의해 완성된 트랜지스터의 단면도이다.

제7도는 종래 트랜지스터의 제조방법에 의해 제조된 트랜지스터를 개략적으로 도시한 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 실리콘 기판 20 : 실리콘 산화막

25 : 게이트 산화막 30 : 실리콘 질화막

40 : 게이트 폴리 50 : 스페이서(spacer)

60 : 소오스 70 : 드레인

상기 과제를 달성하기 위하여 본 발명에 따른 트랜지스터의 제조방법은, 게이트 전극, 소오스 전극 및 드레인 전극을 포함하는 트랜지스터를 제조하는 제조방법에 있어서, 소정의 기판상에 실리콘 산화막을 성장시키고 상기 산화막상에 Si3N4의 실리콘 질화막을 증착하는 제1단계와, 상기 실리콘 질화막을 소정의 사진공정을 통하여 건식식각하여 게이트 전극이 형성될 부위를 패터닝하는 제2단계와, 상기 제2단계 공정에 의해 노출된 게이트 전극 형성부위의 상기 산화막을 습식식각한 후 게이트 산화막을 성장시키는 제3단계와, 상기 제3단계 공정 후 저압화학기상증착에 의해 게이트 폴리를 증착하고 에치 백(etch back)하여 게이트 폴리 패턴을 형성하는 제4단계와, 상기 게이트 폴리 패턴의 형성 후 습식식각을 통하여 상기 실리콘 질화막을 제거하는 제5단계를 포함하여 된 점에 그 특징이 있다.

본 발명의 바람직한 실시예에 있어서, 상기 제5단계의 습식식각에서 이용되는 식각액(etchant)은 H3PO4이고, 습식 에칭시 (실리콘 질화막 대 게이트 폴리) 및 (실리콘 질화막 대 산화막)의 선택비는 30 : 1로 한다.

이하, 첨부된 도면을 참조하면서 본 발명에 따른 트랜지스터 제조방법의 바람직한 실시예를 상세하게 설명한다.

본 발명에 따른 트랜지스터의 제조방법은, 플라즈마 에칭(또는, 건식식각)시 발생되는 전하 스트레스에 의한 게이트 산화막의 손상을 방지하여 게이트 산화막의 열화 및 전하량의 상승으로 인한 고 에너지 전자 신뢰성의 저하를 방지한 것으로서, 특징적으로 실리콘 산화막상에 실리콘 질화막을 증착하고 게이트 폴리를 위한 사진공정을 한 후, 상기 실리콘 질화막을 건식식각(또는, 플라즈마 식각)하고 게이트 폴리 증착 후 에티 백(etch back)하는 공정을 포함한다.

먼저, 본 발명에 따른 트랜지스터의 제조방법에 있어서, 도 1에 도시되어 있는 바와 같이 소정의 실리콘 기판(10)상에 실리콘 산화막(20)을 성장시키고 그 위에 실리콘 질화막(30)을 증착한다. 여기서, 상기 산화막(20)은 약 200Å정도로 성장시키는 것이 바람직하며, 상기 실리콘 질화막(30)은 후술되는 게이트 폴리(40)의 두께와 같게 증착한다. 상기의 실리콘 질화막(30)은 건식 에칭(또는, 플라즈마 에칭)시 게이트 산화막 에지부의 열화를 방지하는 버퍼역할을 하게 된다.

상기와 같이 실리콘 질화막(30)이 증착되었으면, 도 2와 같이 상기 실리콘 질화막(30)을 소정의 사진공정을 통하여 건식식각하여 게이트 전극이 형성될 부위(35)를 패터닝한다. 이때, 실리콘 질화막(30) 하부에 있는 실리콘 산화막(20)은 상기 실리콘 질화막(30)을 건식식각할 때 생길 수 있는 실리콘 기판(10)의 손상을 방지하도록 완충작용을 한다.

그 다음, 도 3에 도시되어 있는 바와 같이, 상기 공정단계에 의해 노출된 게이트 전극 형성부위(35)의 실리콘 산화막(20)을 습식식각한 후 순수한 게이트 산화막(25)을 성장시킨다.

상기와 같이 순수한 게이트 산화막(25)이 성장되었으면, 도 4에 도시되어 있는 바와 같이 저압화학기상증착(LPCVD)를 통해 도핑된(doped) 게이트 폴리를 증착하고 에치 백(etch back)하여 게이트 폴리(40)의 패턴을 형성한다. 도 4와 같이 게이트 폴리(40)의 패턴이 형성되었으면, 습식식각을 통하여 주변의 실리콘 질화막(30)을 제거한다. 상기와 같이, 실리콘 질화막(30)을 습식식각하여 제거하는 이유는 실리콘 제거공정시 발생할 수 있는 게이트 산화막(25)의 열화를 방지하기 위해서이다. 상기 실리콘 질화막(30)을 제거하기 위한 습식식각 공정에서 이용되는 식각액(etchant)은 H3PO4로 하는 것이 바람직하며, 습식식각 공정시 (실리콘 질화막 : 게이트 폴리), (실리콘 질화막 : 산화막)의 선택비는 30 : 1로 하는 것이 바람직하다.

도 5의 형태까지 제조완료되었으면, 도 6에 도시되어 있는 바와 같이 통상적인 트랜지스터의 후속 제조공정, 바람직하게는 LDD(lightly doped drain) 트랜지스터의 제조공정을 통해 이온주입하여 소오스/드레인 영역(60)(70)을 형성하고, 게이트 폴리(40) 양단부에 소정의 스페이서(50)를 형성시켜 본 발명에 따른 트랜지스터의 제조방법을 완료한다.

상술한 바와 같이 본 발명에 따른 트랜지스터의 제조방법은, 실리콘 질화막이 증착된 상태에서 게이트 폴리 사진공정을 통해 상기 실리콘 질화막을 건식식각하고, 그 다음 도핑된 게이트 폴리를 증착하고 에치 백하는 공정을 포함함으로써 트랜지스터의 고 에너지 전자 신뢰성(hot electron reliability)에 탁월한 특성을 달성하게 하는 이점을 제공한다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.

Claims

게이트 전극, 소오스 전극 및 드레인 전극을 포함하는 트랜지스터를 제조하는 제조방법에 있어서, 소정의 기판상에 실리콘 산화막을 성장시키고 상기 산화막상에 Si3N4의 실리콘 질화막을 증착하는 제1단계와, 상기 실리콘 질화막을 소정의 사진공정을 통하여 건식식각하여 게이트 전극이 형성될 부위를 패터닝하는 제2단계와, 상기 제2단계 공정에 의해 노출된 게이트 전극 형성부위의 상기 산화막을 습식식각한 후 게이트 산화막을 성장시키는 제3단계와, 상기 3단계 공정 후 저압화학기상증착에 의해 게이트 폴리를 증착하고 에치 백(etch back)하여 게이트 폴리 패턴을 형성하는 제4단계와, 상기 게이트 폴리 패턴의 형성 후 습식식각을 통하여 상기 실리콘 질화막을 제거하는 제5단계를 포함하여 된 것을 특징으로 하는 트랜지스터의 제조방법.
제1항에 있어서, 상기 제5단계의 습식식각에서 이용되는 식각액(etchant)은 H3PO4이고, 상기 식각액을 이용한 습식 에칭시 (실리콘 질화막 : 게이트 폴리) 및 (실리콘 질화막 : 산화막)의 선택비는 30 : 1인 것을 특징으로 하는 트랜지스터의 제조방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임