KR980006416A - 마스크 롬의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims abstract 5
- 238000005530 etching Methods 0.000 claims abstract 5
- 125000006850 spacer group Chemical group 0.000 claims abstract 5
- 239000012535 impurity Substances 0.000 claims abstract 4
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract 4
- 230000002093 peripheral effect Effects 0.000 claims abstract 3
- 239000004065 semiconductor Substances 0.000 claims abstract 3
- 239000000758 substrate Substances 0.000 claims abstract 3
- 238000000034 method Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 2
- 229920005591 polysilicon Polymers 0.000 claims 2
- 239000012212 insulator Substances 0.000 claims 1
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Abstract
본 발명은 마스크 롬의 제조방법에 관한 것으로, 반도체 기판 상에 소정의 셀 영역 및 주변 영역의 각각의 트랜지스터가 직렬로 결합되어 하나의 소오스 및 드레인을 공유하도록 형성하는 마스크 롬의 제조 방법에 있어서, 셀영역의 좁은 워드라인 간격에 의해 산화막 스페이서가 형성되지 못하고, 워드라인 사이의 스페이서가 연결됨으로 인하여 고농도 불순물 영역이 형성되지 못하여 저항이 증가하는 문제를 해결하기 위해서, 스페이서를 형성하는 단계 및 고농도 불순물 확산영역을 형성하는 단계 사이에, 주변 영역 상부에 패턴화된 포토레지스트막을 형성한 후, 셀 영역의 산화막을 소정 두께만큼 남도록 식각하는 단계와 포토레지스트막을 제거하는 단계를 포함하여 셀 영역에도 고농도 불순물 확산영역을 형성함으로써, 전류레벨을 증가시킬 수 있게 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2d도는 본 발명의 일 실시예에 따른 마스크 롬의 제조방법을 설명하기 위한 공정 단면도.
Claims (4)
- 셀 타입이 낸드 구조로 이루어진 마스크 롬의 제조 방법에 있어서, 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 폴리실리콘을 형성하는 단계; 상기 게이트 절연막 및 폴리실리콘을 식각하여 예정된 형태의 워드라인을 형성하는 단계; 상기 워드라인을 이온 주입 마스크로 하는 이온 주입 공정을 실시하여 상기 반도체 기판 표면의 소정 부분에 저농도 불순물 확산영역을 형성하는 단계; 상기 결과물 상부에 산화막을 형성하는 단계; 상기 산화막을 이방성 식각하여 스페이서를 형성하는 단계; 및, 상기 스페이서가 구비된 상기 워드라인을 식각 마스크로하는 이온 주입 공정을 실시하여 고농도 불순물 확산영역을 형성하는 단계를 포함하며, 상기 스페이서를 형성하는 단계 및 상기 고농도 불순물 확산영역을 형성 하는 단계 사이에, 상기 주변 영역 상부에 패턴화된 포토레지스트막을 형성 한 후, 상기 셀 영역의 산화막을 소정 두께만큼 남도록 식각하는 단계와 상기 포토레지스트막을 제거하는 단계를 포함하는 것을 특징으로 하는 마스크 롬의 제조방법.
- 제1항에 있어서, 상기 셀 영역의 산화막은 습식 식각하는 것을 특징으로 하는 마스크 롬의 제조방법.
- 제1항에 있어서, 상기 셀 영역의 산화막은 건식 식각하는 것을 특징으로 하는 마스크 롬의 제조방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 셀 영역의 산화막은 100 내지 200 Å의 두께가 남도록 식각하는 것을 특징으로 하는 마스크 롬의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960026297A KR100213981B1 (ko) | 1996-06-29 | 1996-06-29 | 마스크 롬의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960026297A KR100213981B1 (ko) | 1996-06-29 | 1996-06-29 | 마스크 롬의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006416A true KR980006416A (ko) | 1998-03-30 |
| KR100213981B1 KR100213981B1 (ko) | 1999-08-02 |
Family
ID=19465050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960026297A KR100213981B1 (ko) | 1996-06-29 | 1996-06-29 | 마스크 롬의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100213981B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593134B1 (ko) * | 1999-11-25 | 2006-06-26 | 주식회사 하이닉스반도체 | 플랫 롬 트랜지스터의 제조 방법 |
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1996
- 1996-06-29 KR KR1019960026297A patent/KR100213981B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100213981B1 (ko) | 1999-08-02 |
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