KR980006261A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
반도체 소자의 트랜지스터 제조 방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 불순물 이온 주입에 의해 발생되는 불량을 방지하기 위하여 게이트 전극을 형성한 후 열처리를 실시하므로써 불순물 이온의 주입에 의해 게이트 전극을 형성하기 위한 식각 공정시 발생되는 언더 컷이 방지된다. 또한 폴리실리콘층과 실리사이드층의 접촉 상태가 양호하게 유지되며 결함의 발생이 감소되어 소자의 수율이 향상될 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2a 내지 제 2e도는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도
Claims (2)
- 반도체 소자의 트랜지스터 제조 방법에 있어서, N웰 및 P웰이 형성된 실리콘 기판상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 폴리실리콘층상에 제1감광막을 형성한 후 상기 P웰 지역의 상기 폴리실리콘층이 노출되도록 상기 제1감광막을 패터닝하고 상기 P웰 지역의 상기 폴리실리콘층에 N형의 고농도 불순물 이온을 주입하는 단계와, 상기 단계로부터 상기 제1감광막을 제거한 후 상기 폴리실리콘층상에 제2감광막을 형성하고 상기 N웰 지역의 상기 폴리실리콘층이 노출되로록 상기 제2감광막을 패터닝하는 단계와, 상기 단계로부터 상기 N웰 지역의 상기 폴리실리콘층에 P형의 고농도 불순물 이온을 주입한 후 상기 제2감광막을 제거하는 단계와, 상기 단계로부터 상기 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 상기 N웰 및 P웰 지역의 상기 실리콘 기판상에 게이트 전극을 각각 형성한 단계와, 상기 단계로부터 상기 N웰 및 P웰 지역의 노출된 상기 실리콘 기판에 각각의 LDD이온을 주입하는 단계와, 상기 단계로부터 상기 게이트 전극의 측벽에 스페이서를 형성한 후 상기 N웰 및 P웰 지역의 노출된 상기 실리콘 기판에 각각의 고농도 불순물 이온을 주입하여 상기 게이트 전극 양측부의 상기 실리콘 기판에 LDD구조를 갖는 접합영역을 각각 형성하는 단계와, 상기 단계로부터 상기 게이트 전극 및 접합영역에 주입된 고농도 불순물 이온의 균일한 내부 확산을 위해 열처리하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
- 제1항에 있어서, 상기 폴리실리콘층을 형성하는 단게로부터 상기 폴리실리콘층상에 실리사이드층을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
Priority Applications (1)
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|---|---|---|---|
| KR1019960024996A KR980006261A (ko) | 1996-06-28 | 1996-06-28 | 반도체 소자의 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
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| KR1019960024996A KR980006261A (ko) | 1996-06-28 | 1996-06-28 | 반도체 소자의 트랜지스터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
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| KR980006261A true KR980006261A (ko) | 1998-03-30 |
Family
ID=66240686
Family Applications (1)
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|---|---|---|---|
| KR1019960024996A KR980006261A (ko) | 1996-06-28 | 1996-06-28 | 반도체 소자의 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980006261A (ko) |
-
1996
- 1996-06-28 KR KR1019960024996A patent/KR980006261A/ko not_active Application Discontinuation
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