KR980005043A - 디램 메모리의 병렬시험회로 - Google Patents

디램 메모리의 병렬시험회로 Download PDF

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KR980005043A
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이창수
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문정환
엘지반도체 주식회사
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    • G11—INFORMATION STORAGE
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

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Abstract

본 발명은 워드선과 연결된 다수의 비트선을 한번에 검사할 수 있는 디램 메모리의 병렬시험회로에 관한 것으로, 센스앰프(2)와 칼럼디코더(4)를 연결하는 다수의 비트선(BIRO~BITX)을 게이트에 인가받아 구동되는 다수의 스위칭 트랜지스터(M1~Mx+1)로 이루어지며 이 스위칭 트랜지스터(M1~Mx+1)는 서로 직렬로 연결되게 구성되는 테스트모드부(3)와, 테스트가 시작되었음을 알리는 테스트개시부(5)와, 전원전압(Vcc)이 저항(R)을 거쳐 상기 센스앰프(2)의 마지막 비트선(BITx)을 게이트로 인가받는 상기 테스트모드부(3)의 스위칭 트랜지스터(Mx+1)에 공급되게 연결하고 이 전원전압(Vcc)을 반전단자로 입력받고 반 전원전압발생부(6)에서 발생되는 전원전압의 1/2의 해당하는 전압값을 비반전단자로 입력받아 이두 입력을 비교하는 비교기(COMP)와, 싱기 칼럼디코더(4)의 출력과 상기 비교기(COMP)의 출력을 입력받아 상기 테스트개시부(5)의 인에이블신호(EN)에 따라 상기 두 출력 중에 하나를 선택 출력하는 멀티플렉서(7)로 구성하여 상기 다수의 비트선(BIRO~BITx)중에 어느하나라도 이상이 발생하면 출력버퍼(8)를 통한 출력이 정상동작시와 반전되게 됨으로써 다수의 칼럼라인의 이상 유무를 판단할 수 있게 되어 테스트에 소모되는 시간을 줄일 수 있으며 이에따라 소모되는 비용도 절감할 수 있는 효과가 있다.

Description

디램 메모리의 병렬시험회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명 디램 메모리의 병렬시험회로의 구성도.
제2도는 제1도 테스트모드부의 상세구성도.
제3도는 제1도의 비교기(COMP)의 입출력에 따른 이상유무판별을 나타낸도.

Claims (1)

  1. 메모리어레이와, 센스앰프와, 칼럼디코더로 구성된 메모리에 있어서, 센스앰프와 칼럼디코더를 연결하는 다수의 비트선을 게이트에 인가받아 구동됨과 아울러 서로 직렬로 연결된 다수의 스위칭수단으로 이루어지는 테스트모드부와, 테스트패드로 부터의 신호가 있으면 이를 감지하고 상기 센스앰프로 부터의 첫번째 비트선을 게이트로 인가받는 상기 테스트모드부의 스위칭수단과 직렬 연결된 또다른 스위치우수단에 인에이블신호를 인가하는 테스트개시부와, 전원전압이 상기 센스앰프의 마지막 비트선을 게이트로 인가받는 상기 테스트모드부의 스위칭 트랜지스터에 공급되게 연결하고 이 전원전압을 반전단자로 입력받고 반 전원전압 발생부에서 발생되는 전원전압의 1/2의 해당하는 전압값을 비반전단자로 입력받아 이 두 입력을 비교하는 비교기와, 상기 칼럼디코더의 출력과 상기 비교기의 출력을 입력받아 상기 테스트개시부의 인에이블신호가 있으면 상기 비교기의 출력을 외부로 전달하는 멀티플렉서로 구성하여 된것을 특징으로 하는 디램 메모리의 병렬시험회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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