KR970078410A

KR970078410A - 팩시밀리에서의 해상도 변환 장치

Info

Publication number: KR970078410A
Application number: KR1019960019411A
Authority: KR
Inventors: 김용섭
Original assignee: 배순훈; 대우전자 주식회사
Priority date: 1996-05-31
Filing date: 1996-05-31
Publication date: 1997-12-12
Also published as: GB2313732B; GB9711096D0; US5936745A; GB2313732A; KR100196865B1; JPH1065908A

Abstract

본 발명은 G4 팩시밀리의 표준 해상도간의 해상도 변환이 가능한 팩시밀리에서의 해상도 변환 장치에 관한 것으로서, 기준 클럭인 제1클럭(CLK1)과 제1클럭(CLK1)을 1/2 분주한 제2클럭(CLK2)에 의거하여 변환 배율신호(SEL)와 모드신호(RM)에 대응하는 수평 해상도로 입력 신호(IN)를 축소/확대 변환하여 수평으로 변환된 수평 변환 신호(HDATA)와 수평도트 클럭(FCLK)을 출력하는 수평 변환부(10)와; 라인시작 신호(STROBE), 변환 배율 신호(SEL), 모드 신호(RM)에 의거하여 상기 수평 변환부(10)로부터의 수평 변환 신호(HDATA)를 상기 변환 배율 신호(SEL)에 대응하는 수직 해상도로 축소/확대 변환하여 변환된 수직 변환 신호(FDATA)를 출력하고, 축소/확대 변환시 이전 수평라인 신호를 이용하기 위하여 인가되는 수평라인신호를 저장 및 독출하기 위한 메모리 제어 신호(R/W)를 출력하는 수직 변환부(20)와 ; 상기 수직 변환부(20)의 메모리 제어 신호(R/W)에 의거하여 어드레스 신호를 출력하는 어드레스 발생부와(30)와; 상기 어드레스 발생부(30)로 부터의 어드레스 신호와 상기 수직 변환부(20)로 부터의 메모리 제어 신호(R/W)에 의거하여 수직 변환부(20)로 부터의 수평 라인 신호를 저장하거나 저장된 수평 라인 신호를 출력하는 라인 메모리(40)를 포함하여 변환된 상기 수직 변환 신호(FDATA)와 수평 도트 클럭(FCLK)로 송신및 프린팅 하도록 하여, 4표준 해상도간의 해상도 변환을 비교적 단순한 구성으로 고속으로 수행할 수 있는 것이다.

Description

팩시밀리에서의 해상도 변환 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 팩시밀리에서의 해상도 변환 장치에 대한 블럭도.

Claims

기준 클럭인 제1클럭(CLK1)과 제1클럭(CLK1)을 1/2 분주한 제2클럭(CLK2)에 의거하여 변환 배율신호(SEL)와 모드신호(RM)에 대응하는 수평 해상도로 입력 신호(IN)를 축소/확대 변환하여 수평으로 변환된 수평 변환 신호(HDATA)와 수평 도트 클럭(FCLK)을 출력하는 수평 변환부(10)와; 라인 시작 신호(STROBE), 변환 배율 신호(SEL), 모드 신호(RM)에 의거하여 상기 수평 변화부(10)로부터의 수평 변환 신호(HDATA)를 상기 변환 배율 신호(SEL)에 대응하는 수직 해상도로 축소/확대 변환하여 변환된 수직 변환 신호(FDATA)를 출력하고, 축소/확대 변환시 이전 수평라인 신호를 이용하기 위하여 인가되는 수평라인신호를 저장 및 독출하기 위한 메모리 제어 신호(R/W)를 출력하는 수직 변환부(20)와 ; 상기 수직 변환부(20)의 메모리 제어 신호(R/W)에 의거하여 어드레스 신호를 출력하는 어드레스 발생부와(30)와; 상기 어드레스 발생부(30)로 부터의 어드레스 신호와 상기 수직 변환부(20)로 부터의 메모리 제어 신호(R/W)에 의거하여 수직 변환부(20)로 부터의 수평 라인 신호를 저장하거나 저장된 수평 라인 신호를 출력하는 라인 메모리(40)를 포함하여 변환된 상기 수직 변환 신호(FDATA)와 수평 도트 클럭(FCLK)로 송신및 프린팅 하도록 한 팩시밀리에서의 해상도 변환 장치.
제1항에 있어서, 상기 수평변환부(10)는, 상기 입력 신호(IN)를 제 1클럭(CLK1)에 의거하여 지연시켜 출력하는 제1D-플립플롭(11)과; 상기 입력 신호IN)와 제1D-플립플롭(11)으로 부터의 지연된 신호를 논리합하여 출력하는 제1논리합 소자(OR1)와; 상기 제1클럭(CLK1)에 의거하여 상기 변환 배율 신호(SEL)에 대응하는 축소 클럭(OUT1,OUT0)을 발생하는 제1클럭 발생부(12)와; 상기 제1클럭발생부(12)로 부터의 축소 클럭(OUT0)을 반전시켜 출력하는 인버터(INV)와; 상기 인버터(INV)로 부터의신호와 제1클럭(CLK1)을 부정 논리곱하여 출력한 제1부정 논리곱 소자(NAND1)와; 상기 제1클럭 발생부(12)로 부터DML 축소클럭(OUT0,OUT1)을 선택 신호로하여 상기 제1D-플립플롭(11)으로 부터의 지연 신호와 제1논리합 소자(OR1)로 부터의 신호와 입력 신호(IN)를 선택적으로 출력하는 제1멀티플렉서(13)와; 상기제2클럭(CLK2)에 의거하여 변환배율 신호(SEL)에 대응하는 확대 클럭(OUT)을 발생하는 제2클럭 발생부(14)와; 상기 확대/축소를 나타내는 모드 신호(RM)을 선택 신호로하여 상기 제1멀티플렉서(13)로 부터의 신호와 제2D-플립플롭(14)으로 부터의 신호를 선택적으로 출력하여 상기 수평 변환 신호(HDATA)로 출력하는 제2멀티플렉서(15)와; 상기 제2클럭(CLK2)에 의거하여 상기 변환배율 신호(DEL)에 대응하는 확대 클럭(OUT)을 발생하는 제2클럭 발생부(16)와; 상기 제2클럭(CLK2)와 제2클럭 발생부(16)로 부터의 확대클럭(OUT)을 부정 논리곱하여 출력하는 제2부정 논리곱 소자(NAND2)와; 상기 모드 신호(RM)에 의거하여 상기 제1 및 제2부정 논리곱 소자(NAND1,NAND2)로부터의 신호를 선택하여 상기 수평 도트 클럭(FCLK)으로 출력하는 제3멀티프렉서(17)를 포함하는 것을 특징으로 하는 팩시밀리에서의 해상도 변환 장치.
제1항 또는 제2항에 있어서, 상기 수직 변환부(20)는, 상기 라인 시작신호(STROBE)와 모드 신호(RM)와 변환 배율 신호(SEL)에 의거하여 상기 수평변환 신호(HDATA)를 수직으로 확대/축소하기 위하여 상기 수평변환 신호(HDATA)의 처리를 상이하게 하기 위한 제1선택 신호(A0,A1,A2)와 제2선택 신호(B0,B1)를 출력하고 제1선택 신호(A0)는 상기 메모리 제어 신호(R/W)로 상기 라인 메모리(40)에 출력하는 시퀀스 제어부(21)와; 인가되는 상기 수평 변환 신호(HDATA)를 상기 시퀀스 제어부(21)로 부터의 제1선택신호(A0,A1,A2)에 대응하는 출력 단자(D0,D1,D2,D4)로 출력하는 디멀티플렉서(22)와; 상기 모드 신호(RM)을 선택 신호로하여 상기 디멀티플렉서(22)의 출력 단자(D1,D2)로 부터의 신호를 선택적으로 출력하는 제4멀티플렉서(23)와; 상기 시퀀스 제어부(21)로부터의 제1선택 신호(A0)에 의거하여 인에이블되어 상기 제4멀티플렉서(23)로 부터의 신호를 버퍼링하여 버퍼링된 데이타(DATA)를 상기 라인메모리(40)에 인가하며, 상기 시퀀스 제어부(21)로 부터의 제1선택 신호(A0)에 의거하여 반전 인에이블되어 상기 라인 메모리(40)로부터의 신호(DATA)를 버퍼링하여 출력하는 버퍼부(BUFFIF1,BUFFIF2)와; 상기 디멀티플렉서(22)로 부터의 출력단자(D4)로부터의 신호와 버퍼부(BUFFIF2)로 부터의 신호를 논리합하여 출력하는 제2논리합 소자(OR2)와; 상기 시퀀스 제어부(21)로 부터의 제2선택 신호(B0,B1)에 의거하여 디멀티플렉서(22)의 출력 단자(D0)로부터의 신호와, 출력 단자(D2)로부터의 신호와, 제2논리합 소자(OR2)로부터의 신호를 선택하여 변환된 상기 수직 변환 신호(FDATA)로 출력하는 제4멀티플렉서(24)를 포함하는 것을 특징으로 하는 팩시밀리에서의 해상도 변환 장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.