JPH1065908A - ファクシミリにおける解像度変換方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 Ｇ４標準のファクシミリから転送される文
書の解像度を高速に変換する方法及び装置を提供する。 【解決手段】 本発明の装置では、水平変換部が、基
準クロック信号に応じて変換倍率信号SELとモード信号R
Mで指定された水平解像度で入力信号INを縮小／拡大変
換して水平変換信号H.DATAと水平ドット信号H.CLKを供
給する。垂直変換部は、ライン開始信号STROBE、SEL及
びRMに応じて、H.DATAを、指定された垂直解像度で縮小
／拡大変換して垂直変換信号V.DATAを供給する。ライン
メモリ部は、STROBEに応じてアドレス発生部で発生され
たアドレス信号ADDSとメモリ制御信号R/Wに基づいて垂
直変換部からの水平ライン信号DATA1を格納するか、ま
たは格納されたものを読み出して、読み出し水平ライン
信号DATA2を垂直変換部に供給する。解像度変換は、状
態遷移シーケンスに基づいて行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＴＵのファクシ
ミリ標準Ｇ４の解像度の規格を満足し、転送される文書
の解像度を高速に変換する方法及び装置に関するもので
ある。

【０００２】

【従来の技術】１９２５年に真空管式の光電管を利用し
た近代的なファクシミリ装置が製造されて以来、１９６
８年にＣＣＩＴＴ（国際電信電話諮問委員会）でファク
シミリ装置のＧ１規格が勧告された。Ｇ１ファクシミリ
装置はＡ４の１ページの文書を転送するのに約６分かか
った。１９７６年に制定されたＧ２規格によると、Ａ４
の１ページの文書の転送時間は３分以内に短縮した。

【０００３】現在広く用いられているＧ３ファクシミリ
装置は１９８０年に勧告されたものである。Ｇ３ファク
シミリ装置はＡ４の１ページの文書を一般電話線を通し
て約１分以内に転送できる。前記Ｇ３ファクシミリ装置
は情報圧縮技法を用いて文書転送時間を短縮させる。

【０００４】一方、Ｇ４ファクシミリ装置はＩＳＤＮ
（統合サービスデジタルネットワーク）に接続される通
信端末機である。前記Ｇ４ファクシミリ装置は、転送文
書の解像度を、現在広く用いられているＧ３ファクシミ
リ装置に比べて最大４倍まで向上させることができ、転
送速度を７倍以上（最高２０倍まで）高めることができ
る。また、前記Ｇ４ファクシミリ装置はＩＳＤＮに接続
される次世代情報通信において要求される総合的でまた
様々な通信サービスを提供することができる。

【０００５】発信ファクシミリ端末機と受信ファクシミ
リ端末機との間の印刷解像度が相異なる時、相異なる解
像度を調整するために、ＩＴＵ（国際電気通信連合）の
Ｇ４規格に関する勧告文はファクシミリ装置での解像度
変換に対して２００，２４０，３００，４００ＤＰＩ
（Ｄｏｔ Ｐｅｒ Ｉｎｃｈ）の４つの解像度を指定し
ている。解像度変換装置は、ソフトウェアまたはハード
ウェアにより実現可能である。しかしながら、ソフトウ
ェアにより具現された解像度変換装置は、処理時間が長
くなる。

【０００６】例えば、Ｈｉｒｏｓｈｉ Ｎｏｂｕｔａに
よる米国特許第４，８７６，６０４号には、映像解像度
が異なる状態で動作する装置のすべての組合せの間で通
信を行えるようにした、それ以前の多数のノードに映像
解像度の変換回路を配置した構成の複雑で製造コストが
高くなるという問題を解決した映像通信装置が開示され
ており、この映像通信装置は、映像データを格納するメ
モリと、異なる解像度を有する第１及び第２映像データ
をそれぞれ供給する映像データ供給手段と、第１及び第
２映像データのうち少なくとも一方の解像度を変換する
べく、前記映像データ供給手段とメモリとの間に接続さ
れた、メモリに供給される第１及び第２映像データの解
像度を単一化する映像データ解像度変換器とを有するこ
とを特徴とする構成である。

【０００７】

【発明が解決しようとする課題】上述の従来のファクシ
ミリ装置は、使用者が所望の縮小／拡大比率（たとえ
ば、１／２〜２または１／８〜８など）を支援して、Ｉ
ＴＵのＧ４規格に関する勧告文による四つの解像度のみ
ならずすべての倍率の変換機能を有する。しかし、解像
度変換装置がハードウェアにより具現される場合その構
成が複雑となる。Ａ３→Ａ４、Ａ３→Ｂ４、Ｂ４→Ａ４
など３つの縮小変換機能を有する場合、従来のファクシ
ミリ装置では、頻繁に使用される縮小変換モードのみを
支援するようにして、解像度変換装置の実現形態を簡単
にしている。しかし、このようなファクスミリ装置は前
記ＩＴＵのＧ４標準を完全に満たしていない。

【０００８】本発明は以上のような従来技術の問題点を
解決するためのものであり、本発明の第１の目的は、Ｉ
ＴＵのファクシミリ標準Ｇ４の解像度の規格を満足す
る、高速に転送される文書の解像度を変換可能なファク
シミリにおける解像度変換方法を提供することにある。

【０００９】本発明の第２の目的は、ＩＴＵのファクシ
ミリ標準Ｇ４の解像度の規格を満足する、高速に転送さ
れる文書の解像度を変換可能なファクシミリにおける解
像度変換装置を提供することにある。

【００１０】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明によれば、ライン開始信号、基準クロ
ック信号、第１クロック信号、及び第１クロック信号を
２分周した第２クロック信号に基づいて、変換倍率信号
と縮小／拡大のためのモード信号とにより指定される水
平解像度で入力信号を縮小／拡大変換して水平に変換さ
れた水平変換信号と水平ドット信号とを発生する第１過
程と、ライン開始信号、変換倍率信号及びモード信号に
基づいて前記第１過程で発生した水平変換信号を変換倍
率信号により指定される垂直解像度で縮小／拡大変換し
て垂直に変換された垂直変換信号を発生し、水平ライン
信号を格納したり読み出したりするために用いられるメ
モリ制御信号を発生する第２過程と、ライン開始信号と
変換倍率信号とに基づいてアドレス信号を発生する第３
過程と、前記第２過程で発生したメモリ制御信号及び前
記第３過程で発生したアドレス信号とに基づいて、水平
ライン信号を格納するか、または格納された水平ライン
信号を読み出して読み出された水平ライン信号とを発生
する第４過程とを有することを特徴とするファクシミリ
における解像度変換方法が提供される。

【００１１】上記第２の目的を達成するために、本発明
によれば、ライン開始信号、基準クロック信号である第
１クロック信号、及び第１クロック信号を２分周した第
２クロック信号に基づいて、変換倍率信号と、縮小／拡
大のためのモード信号により指定される水平解像度で入
力信号を縮小／拡大変換して水平に変換された水平変換
信号と水平ドット信号とを提供する水平変換手段と、ラ
イン開始信号、変換倍率信号、及びモード信号に基づい
て水平変換手段からの水平変換信号を変換倍率信号によ
り指定される垂直解像度で縮小／拡大変換して垂直に変
換された垂直変換信号を出力し、水平ライン信号を格
納、若しくは読み出しするために用いられるメモリ制御
信号を提供する垂直変換手段と、ライン開始信号と変換
倍率信号とに基づいてアドレス信号を出力するアドレス
発生手段と、アドレス発生手段からのアドレス信号と垂
直変換手段からのメモリ制御信号とに基づいて、垂直変
換手段からの水平ライン信号を格納するか、若しくは格
納された水平ライン信号を出力して読み出された水平ラ
イン信号を垂直変換手段に供給するラインメモリ手段と
を有することを特徴とするファクシミリにおける解像度
変換装置が提供される。

【００１２】本発明による、ファクシミリにおける解像
度変換方法及び装置において、第１及び第２クロック発
生回路とシーケンス制御回路の変換モードによる状態遷
移シーケンスに基づいて、入力信号から解像度が変換さ
れた垂直変換信号と水平ドット信号が得られる。従っ
て、Ｇ４標準解像度相互間の解像度変換が、単純化され
たハードウェア構成の解像度変換装置により高速で実行
できることになる。

【００１３】

【発明の実施の形態】以下、本発明の一実施例による、
ファクシミリにおける解像度変換装置の構成と動作を、
添付図面を参照しつつ詳細に説明する。

【００１４】図１は、本発明の一実施例による、ファク
シミリにおける解像度変換装置の回路構成を示すブロッ
ク図である。図１に示すように、この解像度変換装置
は、水平変換部１０００、垂直変換部２０００、アドレ
ス発生部３０００、及びラインメモリ部４０００からな
る。

【００１５】水平変換部１０００は、ライン開始信号
（ＳＴＲＯＢＥ）、基準クロック信号である第１クロッ
ク信号（ＣＬＫ１）、及び第１クロック信号（ＣＬＫ
１）を２分周した第２クロック信号（ＣＬＫ２）に基づ
いて、変換倍率信号（ＳＥＬ）及び縮小／拡大のための
モード信号（ＲＭ）（以下、単に「モード信号」と称す
る）により指定される水平解像度で入力信号（ＩＮ）を
縮小／拡大変換して、水平に変換された水平変換信号
（Ｈ．ＤＡＴＡ）及び水平ドット信号（Ｈ．ＣＬＫ）を
出力する。

【００１６】垂直変換部２０００は、ライン開始信号
（ＳＴＲＯＢＥ）、変換倍率信号（ＳＥＬ）、及びモー
ド信号（ＲＭ）に基づいて、水平変換部１０００からの
水平変換信号（Ｈ．ＤＡＴＡ）を、変換倍率信号（ＳＥ
Ｌ）により指定される垂直解像度で縮小／拡大変換し
て、垂直に変換された垂直変換信号（Ｖ．ＤＡＴＡ）を
出力する。垂直変換部２０００は、水平ライン信号ＤＡ
ＴＡ１の格納及び読み出しのために使用されるメモリを
制御するメモリ制御信号（Ｒ／Ｗ）も出力する。

【００１７】アドレス発生部３０００は、ライン開始信
号（ＳＴＲＯＢＥ）、及び変換倍率信号（ＳＥＬ）に基
づいて、アドレス信号（ＡＤＤＳ）を供給する。アドレ
ス発生部３０００は、ライン開始信号（ＳＴＲＯＢＥ）
に応じて動作を開始し、変換倍率信号（ＳＥＬ）により
指定される水平画素に対するアドレスのみを増加させ、
アドレス信号（ＡＤＤＳ）を出力するのである。前記ア
ドレス信号（ＡＤＤＳ）は、アドレス発生部３０００に
より周期的にリセットされる。アドレス発生部３０００
は基本的にカウンタ回路である。

【００１８】ラインメモリ部４０００は、アドレス発生
部３０００からのアドレス信号（ＡＤＤＳ）及び垂直変
換部２０００からのメモリ制御信号（Ｒ／Ｗ）に基づい
て、垂直変換部２０００からの水平ライン信号（ＤＡＴ
Ａ１）を格納し、若しくは格納された水平ライン信号を
出力して、読み出された水平ライン信号（ＤＡＴＡ２）
を垂直変換部２０００に供給する。メモリ制御信号（Ｒ
／Ｗ）は、縮小／拡大変換処理が実行される間、以前に
ラインメモリ部４０００に格納された水平ライン信号を
利用するために、ラインメモリ部４０００に供給され
る。

【００１９】図２は、図１に示した水平変換部の回路構
成を示す回路図である。図２に示すように、水平変換部
１０００は、第１Ｄフリップフロップ１１００、第１論
理和回路１２００、第１クロック発生回路１３００、反
転回路１４００、第１否定論理積回路１５００、第１マ
ルチプレクサ１６００、第２Ｄフリップフロップ１７０
０、第２マルチプレクサ１６１０、第２クロック発生回
路１８００、第２否定論理積回路１９００、及び第３マ
ルチプレクサ１６２０からなっている。

【００２０】第１Ｄフリップフロップ１１００は、第１
クロック信号（ＣＬＫ１）に応じて入力信号（ＩＮ）を
遅延させ、第１遅延入力信号１１０１を出力する。

【００２１】第１論理和回路１２００は、第１Ｄフリッ
プフロップ１１００からの第１遅延入力信号１１０１と
入力信号（ＩＮ）との論理和演算をして、第１論理和信
号１２０１を提供する。

【００２２】第１クロック発生回路１３００は、第１ク
ロック信号（ＣＬＫ１）に基づいて変換倍率信号（ＳＥ
Ｌ）に対応する第１及び第２縮小クロック信号１３０
１，１３０２を出力する。第１クロック発生回路１３０
０は、ライン開始信号（ＳＴＲＯＢＥ）に応じてリセッ
トされる。

【００２３】反転回路１４００は、第１クロック発生回
路１３００からの第１縮小クロック信号１３０１の論理
レベルを反転して、反転縮小クロック信号１４０１を出
力する。

【００２４】第１否定論理積回路１５００は、第１反転
回路１４００からの反転縮小クロック信号１４０１と第
１クロック信号（ＣＬＫ１）との否定論理積演算を行
い、第１否定論理積信号１５０１を出力する。

【００２５】第１クロック発生回路１３００からの第１
縮小クロック信号１３０１及び第２縮小クロック信号１
３０２が選択イネーブル信号として入力されている間、
第１マルチプレクサ１６００は、第１Ｄフリップフロッ
プ１１００からの第１遅延入力信号１１０１、第１論理
和回路１２００からの第１論理和信号１２０１、及び入
力信号（ＩＮ）のうち何れか１つの信号を選択して第１
多重化信号１６０１を出力する。

【００２６】第２Ｄフリップフロップ１７００は、第２
クロック信号（ＣＬＫ２）に応じて入力信号（ＩＮ）を
遅延させ第２遅延入力信号１７０１を出力する。

【００２７】第２マルチプレクサ１６１０は、モード信
号（ＲＭ）が選択イネーブル信号として入力されている
間、第１マルチプレクサ１６００からの第１多重化信号
１６０１及び第２Ｄフリップフロップ１７００からの第
２遅延入力信号１７０１のうち何れか１つの信号を選択
して、水平変換信号（Ｈ．ＤＡＴＡ）を出力する。

【００２８】第２クロック発生回路１８００は、第２ク
ロック信号（ＣＬＫ２）に基づいて変換倍率信号（ＳＥ
Ｌ）に対応する拡大クロック信号１８０１を出力する。
第２クロック発生回路１８００は、ライン開始信号（Ｓ
ＴＲＯＢＥ）に応じてリセットされる。

【００２９】第２否定論理積回路１９００は、第２クロ
ック信号（ＣＬＫ２）と、第２クロック発生回路１８０
０からの拡大クロック信号１８０１との否定論理積演算
を行い、第２否定論理積信号１９０１を出力する。

【００３０】第３マルチプレクサ１６２０は、モード信
号（ＲＭ）が選択イネーブル信号として入力される間、
第１否定論理積回路１５００からの第１否定論理積信号
１５０１及び第２否定論理積回路１９００からの第２否
定論理積信号１９０１のうち何れか１つの信号を選択し
て、水平ドット信号（Ｈ．ＣＬＫ）を出力する。

【００３１】図３は、図１に示した垂直変換部の回路構
成を示す回路図である。図３に示すように、垂直変換部
２０００は、シーケンス制御回路２１００、デマルチプ
レクサ２２００、第４マルチプレクサ２３００、第３状
態バストランシーバ（Bus Transceiver）２４００、第
２論理和回路２５００、及び第５マルチプレクサ２６０
０からなる。

【００３２】シーケンス制御回路２１００は、ライン開
始信号（ＳＴＲＯＢＥ）、変換倍率信号（ＳＥＬ）、及
びモード信号（ＲＭ）に基づいて、水平変換部１０００
からの水平変換信号（Ｈ．ＤＡＴＡ）を垂直に拡大／縮
小するために使用される第１選択信号〜第５選択信号２
１０１〜２１０５を出力する。第１選択信号２１０１
は、メモリ制御信号（Ｒ／Ｗ）として前記ラインメモリ
部４０００に供給される。

【００３３】デマルチプレクサ２２００は、入力される
水平変換信号（Ｈ．ＤＡＴＡ）を逆多重化して、シーケ
ンス制御回路２１００からの第１選択信号〜第３選択信
号２１０１〜２１０３により指定される第１出力端〜第
４出力端２２１０，２２２０，２２３０，２２４０を通
して、第１逆多重化信号〜第４逆多重化信号２２０１〜
２２０４を出力する。

【００３４】モード信号（ＲＭ）を選択イネーブル信号
として入力する間、第４マルチプレクサ２３００は、デ
マルチプレクサ２２００からの第２逆多重化信号２２０
２及び第３逆多重化信号２２０３のうち何れか１つの信
号を選択して、第４多重化信号２３０１を出力する。

【００３５】第３状態バストランシーバ２４００は、シ
ーケンス制御回路２１００からの第１選択信号２１０１
に応じてイネーブルされ、第４マルチプレクサ２３００
からの第４多重化信号２３０１を受け取って、Ａ端子を
通して水平ライン信号（ＤＡＴＡ１）をラインメモリ部
４０００に供給するか、若しくはラインメモリ部４００
０から読み出された水平ライン信号（ＤＡＴＡ２）を受
け取って、Ｂ端子を通してＢ端子出力信号２４０１を出
力する。

【００３６】第２論理和回路２５００は、デマルチプレ
クサ２２００からの第４逆多重化信号２２０４と第３状
態バストランシーバ２４００からのＢ端子出力信号２４
０１との論理和演算を行い、第２論理和信号２５０１を
出力する。

【００３７】第５マルチプレクサ２６００は、シーケン
ス制御回路２１００からの第４選択信号２１０４及び第
５選択信号２１０５が選択イネーブル信号として入力さ
れる間、デマルチプレクサ２２００からの第１逆多重化
信号２２０１、第３逆多重化信号２２０３、及び第２論
理和回路２５００からの第２論理和信号２５０１のうち
何れか１つの信号を選択して、垂直変換信号（Ｖ．ＤＡ
ＴＡ）を出力する。

【００３８】以下、図１乃至図３に示した解像度変換装
置を用いた、高速で解像度を変換する方法を説明する。

【００３９】ステップＳ１において、第１Ｄフリップフ
ロップ１１００が、第１クロック信号（ＣＬＫ１）に応
じて入力信号ＩＮを遅延させ、第１遅延入力信号１１０
１を発生する。ステップＳ２において、第１論理和回路
１２００が、ステップＳ１で発生した第１遅延入力信号
１１０１と入力信号（ＩＮ）との論理和演算を行い、第
１論理和信号を発生する。ステップＳ３において、第１
クロック発生回路１３００が、第１クロック信号（ＣＬ
Ｋ１）に基づいて変換倍率信号（ＳＥＬ）に対応する第
１縮小クロック信号１３０１及び第２縮小クロック信号
１３０２を発生する。ステップＳ４において、反転回路
１４００が、ステップＳ３で発生した第１縮小クロック
信号１３０１を反転して反転縮小クロック信号１４０１
を発生する。

【００４０】ステップＳ５において、第１否定論理積回
路１５００が、ステップＳ４で発生した反転縮小クロッ
ク信号１４０１と第１クロック信号（ＣＬＫ１）との否
定論理積演算して第１否定論理積信号１５０１を発生す
る。ステップＳ６において、第１マルチプレクサ１６０
０が、ステップＳ３で発生した第１縮小クロック信号及
び第２縮小クロック信号１３０１，１３０２が選択イネ
ーブル信号として入力される間、ステップＳ１で発生し
た第１遅延入力信号１１０１、ステップＳ２で発生した
第１論理和信号１２０１、及び入力信号（ＩＮ）のうち
何れか１つの信号を選択して、第１多重化信号１６０１
を発生する。ステップＳ７において、第２Ｄフリップフ
ロップ１７００が、第２クロック信号（ＣＬＫ２）に応
じて入力信号（ＩＮ）を遅延させ、第２遅延入力信号１
７０１を発生する。ステップＳ８において、第２マルチ
プレクサ１６１０が、モード信号（ＲＭ）が選択イネー
ブル信号として入力される間、ステップＳ６で発生した
第１多重化信号１６０１、ステップＳ７で発生した第２
遅延入力信号１７０１のうち何れか１つの信号を選択し
て水平変換信号（Ｈ．ＤＡＴＡ）を発生する。

【００４１】ステップＳ９において、第２クロック発生
回路１８００が、第２クロック信号（ＣＬＫ２）に基づ
いて変換倍率信号（ＳＥＬ）に対応する拡大クロック信
号１８０１を発生する。ステップＳ１０において、第２
否定論理積回路１９００が、第２クロック信号（ＣＬＫ
２）とステップＳ９で発生した拡大クロック信号１８０
１との否定論理積演算を行い、第２否定論理積信号１９
０１を発生する。ステップＳ１１において、第３マルチ
プレクサ１６２０が、モード信号（ＲＭ）が選択イネー
ブル信号として入力される間、ステップＳ５で発生した
第１否定論理積信号１５０１及びステップＳ１０で発生
した第２否定論理積信号１９０１のうち何れか１つの信
号を選択して水平ドット信号（Ｈ．ＣＬＫ）を発生す
る。

【００４２】ステップＳ１２において、シーケンス制御
回路２１００が、ライン開始信号（ＳＴＲＯＢＥ）、変
換倍率信号（ＳＥＬ）、及びモード信号（ＲＭ）に基づ
いて、ステップＳ８で発生した水平変換信号（Ｈ．ＤＡ
ＴＡ）を垂直に拡大／縮小するために使用される第１〜
第５選択信号を発生する。ステップＳ１３において、デ
マルチプレクサ２２００が、ステップＳ１２で発生した
第１〜第３選択信号２１０１〜２１０３に応じてそれぞ
れ入力される水平変換信号（Ｈ．ＤＡＴＡ）を逆多重化
して、第１〜第４逆多重化信号２２０１〜２２０４を発
生する。ステップＳ１４において、第４マルチプレクサ
２３００が、モード信号（ＲＭ）が選択イネーブル信号
として入力される間、ステップＳ１３で発生した第２及
び第３逆多重化信号２２０２，２２０３のうち何れか１
つの信号を選択して、第４多重化信号２３０１を発生す
る。

【００４３】ステップＳ１５において、第３状態バスト
ランシーバ２４００が、ステップＳ１２で発生した第１
選択信号２１０１によってイネーブル状態にされる間、
ステップＳ１４で発生した第４多重化信号２３０１を受
け取って、水平ライン信号（ＤＡＴＡ１）を発生する。
ステップＳ１６において、第３状態バストランシーバ２
４００が、ステップＳ１２で発生した第１選択信号２１
０１によって反転イネーブルされる間、読み出された水
平ライン信号（ＤＡＴＡ２）を受け取ってＢ端子出力信
号２４０１を発生する。ステップＳ１７において、第２
論理和回路２５００は、ステップＳ１３で発生した第５
逆多重化信号２２０５とステップＳ１６で発生したＢ端
子出力信号２４０１との論理和演算を行い、第２論理和
信号２５０１を発生する。

【００４４】ステップＳ１８において、第５マルチプレ
クサ２６００は、ステップＳ１２で発生した第４及び第
５選択信号２１０４，２１０５を選択イネーブル信号と
して入力する間、ステップＳ１３で発生した第１及び第
３逆多重化信号２２０１，２２０３、及びステップＳ１
７で発生した第２論理和信号２５０１のうち何れか１つ
の信号を選択して垂直変換信号（Ｖ．ＤＡＴＡ）を発生
する。

【００４５】ステップＳ１９において、アドレス発生部
３０００はライン開始信号（ＳＴＲＯＢＥ）と変換倍率
信号（ＳＥＬ）に基づいてアドレス信号（ＡＤＤＳ）を
発生する。ステップＳ２０において、ラインメモリ部４
０００はステップＳ１２で発生したメモリ制御信号であ
る第１選択信号２１０１と、ステップＳ１９で発生した
アドレス信号（ＡＤＤＳ）とに基づいて、水平ライン信
号（ＤＡＴＡ１）を格納するか、若しくは格納された水
平ライン信号を読み出して、読み出し水平ライン信号
（ＤＡＴＡ２）を出力する。

【００４６】ステップＳ３は、第１クロック信号（ＣＬ
Ｋ１）の２倍速クロック信号である第２クロック信号
（ＣＬＫ２）と同期され、不必要なクロック信号に対応
する入力信号（ＩＮ）を不能状態にする拡大クロック信
号１８０１を発生する過程を更に含む。ステップＳ６
は、第１及び第２縮小クロック信号１３０１，１３０２
が供給される間に、予定の縮小画像信号を発生する過程
を更に含む。ステップＳ３，Ｓ９、及びステップＳ１２
は、それぞれ変換モードによる状態遷移シーケンスを有
し、入力信号から解像度が変換された垂直変換信号
（Ｖ．ＤＡＴＡ）と水平ドット信号（Ｈ．ＣＬＫ）が得
られる。

【００４７】以下、このように構成された本発明の一実
施例によるファクシミリにおける解像度変換装置の動作
を、変換倍率信号に対応して第１及び第２クロック発生
回路とシーケンス制御回路で発生する予定状態遷移シー
ケンスを中心に記述する。

【００４８】

【表１】

【００４９】表１は、変換倍率信号（ＳＥＬ）の信号レ
ベルによって、縮小モード時と拡大モード時に解像度
（ＤＰＩ）が変換される関係を説明する表である。変換
倍率信号（ＳＥＬ）は、表１に示すように、拡大または
縮小モード時３ビットの２進データを有し、最大２倍の
拡大または１／２倍の縮小機能を発揮する。変換倍率信
号（ＳＥＬ）は、Ｇ４標準解像度相互間の変換が可能に
構成されている。

【００５０】

【表２】

【００５１】表２は、変換倍率信号（ＳＥＬ）の信号レ
ベル、縮小モード時の解像度の変換、第１及び第２縮小
クロック信号１３０１，１３０２の状態遷移シーケン
ス、及び変換比率間の関係を示す表である。予定状態遷
移シーケンスとなるように、第１クロック発生回路１３
００で発生する第１及び第２縮小クロック信号１３０
１，１３０２は、表２で示した状態遷移シーケンスを有
する。第１及び第２縮小クロック信号１３０１，１３０
２が、第１マルチプレクサ１６００の第１及び第２選択
端Ｓ０，Ｓ１に与えられる間、予定の縮小画像信号が出
力される。

【００５２】

【表３】

【００５３】表３は変換倍率信号（ＳＥＬ）の信号レベ
ル、拡大モード時の解像度の変換、拡大クロック信号１
８０１の状態遷移シーケンス、及び変換比率間の関係を
示した表である。拡大変換動作が実行される間、第２ク
ロック発生回路１８００は表３に説明された予定状態遷
移シーケンスを有する拡大クロック信号１８０１を出力
する。第２クロック発生回路１８００は、第１クロック
信号（ＣＬＫ１）の２倍速クロック信号である第２クロ
ック信号（ＣＬＫ２）と同期され、不必要なクロック信
号に対応する入力信号を不能状態にする拡大クロック信
号１８０１を供給する。

【００５４】

【表４】

【００５５】表４は変換モード、変換倍率信号（ＳＥ
Ｌ）の信号レベル、第１乃至第３選択信号２１０１，２
１０２，２１０３の状態遷移シーケンス、第４及び第５
選択信号２１０４，２１０５の状態遷移シーケンス及び
変換比率間の関係を示した表である。垂直解像度変換の
ためのシーケンス制御回路２１００は、表４に示した予
定状態遷移シーケンスを有する第１乃至第５選択信号２
１０１〜２１０５を提供する（図３参照）。

【００５６】第１乃至第３選択信号２１０１〜２１０３
は、変換倍率信号（ＳＥＬ）により水平変換信号（Ｈ．
ＤＡＴＡ）をラインメモリ部４０００に出力して格納す
るか、またはデマルチプレクサ２２００と第５マルチプ
レクサ２６００を経て出力するかを決定する。また、第
４及び第５選択信号２１０４，２１０５は、第１乃至第
３選択信号２１０１〜２１０３に応じて第５マルチプレ
クサ２６００の入力端Ｄ１〜Ｄ３に供給される信号２２
０１，２２０３，２５０１のうちどの信号を多重化して
出力するかを決定する。

【００５７】デマルチプレクサ２２００において、第１
出力端２２１０は、第１逆多重化信号２２０１を第５マ
ルチプレクサ２６００を経て出力する端子である。第２
出力端２２２０は、第２逆多重化信号２２０２を第４マ
ルチプレクサ２３００及び第３状態バストランシーバ２
４００を経てラインメモリ部４０００に供給して格納す
るための端子である。第３出力端２２３０は、第３逆多
重化信号２２０３をラインメモリ部４０００に伝達して
格納するとともに、第５マルチプレクサ２６００を経て
出力する端子である。第４出力端２２４０からの第４逆
多重化信号２２０４と、第３状態バストランシーバ２４
００からのＢ端子出力信号２４０１とは第２論理和回路
２５００に入力される。第２論理和回路２５００からの
第２論理和信号２５０１は、第５マルチプレクサ２６０
０を経て出力される。第２論理和回路２５００からの第
２論理和信号２５０１は第５マルチプレクサ２６００を
経て出力される。

【００５８】以上、本発明を実施例によって詳細に説明
したが、本発明は、ここに開示した実施例に限定され
ず、当業者であれば本発明の思想と精神を逸脱すること
なく、上記の実施例の修正、変更が可能であろう。

【００５９】

【発明の効果】以上で説明したように、本発明によるフ
ァクシミリにおける解像度変換装置で、第１及び第２ク
ロック発生回路とシーケンス制御回路の変換モードによ
る状態遷移シーケンスに基づいて入力信号から解像度が
変換された垂直変換信号と水平ドット信号が得られる。
従って、Ｇ４標準解像度相互間の解像度変換を、ハード
ウェアの構成が単純化された解像度変換装置により高速
で遂行することができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるファクシミリにおける
解像度変換装置の回路構成を示す回路ブロック図であ
る。

【図２】図１に示した水平変換部の回路構成を示す回路
図である。

【図３】図１に示した垂直変換部の回路構成を示す回路
図である。

【符号の説明】

１０００ 水平変換部 １１００ 第１Ｄフリップフロップ １２００ 第１論理和回路 １３００ 第１クロック発生回路 １４００ 反転回路 １５００ 第１否定論理積回路 １６００ 第１マルチプレクサ １６１０ 第２マルチプレクサ １６２０ 第３マルチプレクサ １７００ 第２Ｄフリップフロップ １８００ 第２クロック発生回路 １９００ 第２否定論理積回路 ２０００ 垂直変換部 ２１００ シーケンス制御回路 ２２００ デマルチプレクサ ２３００ 第４マルチプレクサ ２４００ バッファ回路 ２４１０ 第１バッファ ２４２０ 第２バッファ ２５００ 第２論理和回路 ２６００ 第５マルチプレクサ ３０００ アドレス発生部 ４０００ ラインメモリ部

Claims (20)

【特許請求の範囲】
1. 【請求項１】 ライン開始信号、基準クロック信号、
   第１クロック信号、及び第１クロック信号を２分周した
   第２クロック信号に基づいて、変換倍率信号と縮小／拡
   大のためのモード信号とにより指定される水平解像度で
   入力信号を縮小／拡大変換して水平に変換された水平変
   換信号と水平ドット信号とを発生する第１過程と、 ライン開始信号、変換倍率信号及びモード信号に基づい
   て前記第１過程で発生した水平変換信号を変換倍率信号
   により指定される垂直解像度で縮小／拡大変換して垂直
   に変換された垂直変換信号を発生し、水平ライン信号を
   格納したり読み出したりするために用いられるメモリ制
   御信号を発生する第２過程と、 ライン開始信号と変換倍率信号とに基づいてアドレス信
   号を発生する第３過程と、 前記第２過程で発生したメモリ制御信号及び前記第３過
   程で発生したアドレス信号とに基づいて、水平ライン信
   号を格納するか、または格納された水平ライン信号を読
   み出して読み出された水平ライン信号とを発生する第４
   過程とを有することを特徴とするファクシミリにおける
   解像度変換方法。
2. 【請求項２】 前記第１過程が、 第１クロック信号に応じて入力信号を遅延させて第１遅
   延入力信号を発生する第１Ａ過程と、 前記第１Ａ過程で発生した第１遅延入力信号と入力信号
   とを論理和して第１論理和信号を発生する第１Ｂ過程
   と、 第１クロック信号に基づいて変換倍率信号に対応する第
   １及び第２縮小クロック信号を発生する第１Ｃ過程と、 前記第１Ｃ過程で発生した第１縮小クロック信号を反転
   して反転縮小クロック信号を発生する第１Ｄ過程と、 前記第１Ｄ過程で発生した反転縮小クロック信号と第１
   クロック信号との否定論理積演算を行い、第１否定論理
   積信号を発生する第１Ｅ過程と、 前記第１Ｃ過程で発生した第１及び第２縮小クロック信
   号を選択イネーブル信号として入力する間、前記第１Ａ
   過程で発生した第１遅延入力信号と前記第１Ｂ過程で発
   生した第１論理和信号、及び入力信号のうちの何れか１
   つの信号を選択して第１多重化信号を発生する第１Ｆ過
   程と、 第２クロック信号に応じて入力信号を遅延させて第２遅
   延入力信号を発生する第１Ｇ過程と、 モード信号を選択イネーブル信号に入力する間、前記第
   １Ｆ過程で発生した第１多重化信号、前記第１Ｇ過程で
   発生した第２遅延入力信号のうちの何れか１つの信号を
   選択して水平変換信号を発生する第１Ｈ過程と、 第２クロック信号に基づいて変換倍率信号に対応する拡
   大クロック信号を発生する第１Ｉ過程と、 第２クロック信号と前記第１Ｉ過程で発生した拡大クロ
   ック信号との否定論理積演算を行い、第２否定論理積信
   号とを発生する第１Ｊ過程と、 モード信号を選択イネーブル信号に入力する間、前記第
   １Ｅ過程で発生した第１否定論理積信号と前記第１Ｊ過
   程で発生した第２否定論理積信号のうちの何れか１つの
   信号を選択して水平ドット信号を発生する第１Ｋ過程と
   を有することを特徴とする請求項１に記載のファクシミ
   リにおける解像度変換方法。
3. 【請求項３】 前記第１Ｆ過程が、第１及び第２縮小
   クロック信号が供給される間に、予定の縮小画像信号を
   発生する過程を更に有することを特徴とする請求項２に
   記載のファクシミリにおける解像度変換方法。
4. 【請求項４】 前記第１Ｃ過程が、第１クロック信号
   の２倍速クロック信号である第２クロック信号と同期さ
   れて、不要なクロック信号に対応する入力信号を不能状
   態とする拡大クロック信号を発生する過程を更に有する
   ことを特徴とする請求項２に記載のファクシミリにおけ
   る解像度変換方法。
5. 【請求項５】 前記第２過程が、 ライン開始信号、変換倍率信号及びモード信号に基づい
   て前記第１過程で発生した水平変換信号を垂直に拡大／
   縮小するために用いられる第１乃至第５選択信号を発生
   する第２Ｌ過程と、 前記第２Ｌ過程で発生した第１ないし第３選択信号にそ
   れぞれ応じて入力される水平変換信号を逆多重化して第
   １乃至第４逆多重化信号を発生する第２Ｍ過程と、 モード信号を選択イネーブル信号として入力する間に、
   前記第２Ｍ過程で発生した第２及び第３逆多重化信号の
   うちの何れか１つの信号を選択して第４多重化信号を発
   生する第２Ｎ過程と、 前記第２Ｌ過程で発生した第１選択信号に応じて、前記
   第２Ｎ過程で発生した第４多重化信号を読み取って水平
   ライン信号を発生するか、若しくは前記第４過程で発生
   した読み出された水平ライン信号を読み取ってＢ端子出
   力信号を発生する第２Ｏ過程と、 前記第２Ｍ過程で発生した第４逆多重化信号と前記第２
   Ｏ過程で発生したＢ端子出力信号との論理和演算を行
   い、第２論理和信号とを発生する第２Ｐ過程と、 前記第２Ｌ過程で発生した第４及び第５選択信号を選択
   イネーブル信号に入力する間、前記第２Ｍ過程で発生し
   た第１及び第３逆多重化信号、前記第２Ｐ過程で発生し
   た第２論理和信号のうちの何れか１つの信号を選択して
   垂直変換信号を発生する第２Ｑ過程とからなることを特
   徴とする請求項１に記載のファクシミリにおける解像度
   変換方法。
6. 【請求項６】 前記第１選択信号が、メモリ制御信号
   として用いられることを特徴とする請求項５に記載のフ
   ァクシミリにおける解像度変換方法。
7. 【請求項７】 前記メモリ制御信号が、縮小／拡大変
   換動作が実行される間に以前に格納された水平ライン信
   号を利用するために発生することを特徴とする請求項６
   に記載のファクシミリにおける解像度変換方法。
8. 【請求項８】 前記変換倍率信号が、Ｇ４標準解像度
   相互間の変換を可能に構成されることを特徴とする請求
   項１に記載のファクシミリにおける解像度変換方法。
9. 【請求項９】 前記第１過程に含まれる前記第１Ｃ過
   程、前記第１Ｉ過程、及び前記第２過程に含まれる前記
   第２Ｌ過程が、それぞれ変換モードによる状態遷移シー
   ケンスを有して入力信号から解像度が変換された垂直変
   換信号と水平ドット信号が得られることを特徴とする請
   求項１に記載のファクシミリにおける解像度変換方法。
10. 【請求項１０】 ライン開始信号、基準クロック信号
    である第１クロック信号、及び第１クロック信号を２分
    周した第２クロック信号に基づいて、変換倍率信号と、
    縮小／拡大のためのモード信号により指定される水平解
    像度で入力信号を縮小／拡大変換して水平に変換された
    水平変換信号と水平ドット信号とを提供する水平変換手
    段と、 ライン開始信号、変換倍率信号、及びモード信号に基づ
    いて水平変換手段からの水平変換信号を変換倍率信号に
    より指定される垂直解像度で縮小／拡大変換して垂直に
    変換された垂直変換信号を出力し、水平ライン信号を格
    納、若しくは読み出しするために用いられるメモリ制御
    信号を提供する垂直変換手段と、 ライン開始信号と変換倍率信号とに基づいてアドレス信
    号を出力するアドレス発生手段と、 アドレス発生手段からのアドレス信号と垂直変換手段か
    らのメモリ制御信号とに基づいて、垂直変換手段からの
    水平ライン信号を格納するか、若しくは格納された水平
    ライン信号を出力して読み出された水平ライン信号を垂
    直変換手段に供給するラインメモリ手段とを有すること
    を特徴とするファクシミリにおける解像度変換装置。
11. 【請求項１１】 前記水平変換手段が、第１クロック
    信号に応じて入力信号を遅延させて第１遅延入力信号を
    提供する第１Ｄフリップフロップと、 第１Ｄフリップフロップからの第１遅延入力信号と入力
    信号との論理和演算を行い、第１論理和信号を提供する
    第１論理和回路と、 第１クロック信号に基づいて変換倍率信号に対応する第
    １及び第２縮小クロック信号を提供し、ライン開始信号
    に応じてリセットされる第１クロック発生回路と、 第１クロック発生回路からの第１縮小クロック信号を反
    転して反転縮小クロック信号を提供する反転回路と、 反転回路からの反転縮小クロック信号と第１クロック信
    号との否定論理積演算を行い、第１否定論理積信号を提
    供する第１否定論理積回路と、 第１クロック発生回路からの第１及び第２縮小クロック
    信号を選択イネーブル信号として入力する間に、第１Ｄ
    フリップフロップからの第１遅延入力信号と第１論理和
    回路からの第１論理和信号及び入力信号のうちの何れか
    １つの信号を選択して第１多重化信号を提供する第１マ
    ルチプレクサと、 第２クロック信号に応じて入力信号を遅延させて第２遅
    延入力信号を供給する第２Ｄフリップフロップと、 モード信号を選択イネーブル信号に入力する間、第１マ
    ルチプレクサからの第１多重化信号と第２Ｄフリップフ
    ロップからの第２遅延入力信号のうちの何れか１つの信
    号を選択して水平変換信号を提供する第２マルチプレク
    サと、 第２クロック信号に基づいて変換倍率信号に対応する拡
    大クロック信号を提供し、ライン開始信号に応じてリセ
    ットされる第２クロック発生回路と、 第２クロック信号と第２クロック発生回路からの拡大ク
    ロック信号との否定論理積演算を行い、第２否定論理積
    信号を出力する第２否定論理積回路と、 モード信号を選択イネーブル信号に入力する間、第１否
    定論理積回路からの第１否定論理積信号と第２否定論理
    積回路からの第２否定論理積信号のうちの何れか１つの
    信号を選択して水平ドット信号を提供する第３マルチプ
    レクサとを有することを特徴とする請求項１０に記載の
    ファクシミリにおける解像度変換装置。
12. 【請求項１２】 前記第１及び第２縮小クロック信号
    が前記第１マルチプレクサの第１及び第２選択端に供給
    される間に、予定の縮小画像信号が出力されることを特
    徴とする請求項１１に記載のファクシミリにおける解像
    度変換装置。
13. 【請求項１３】 前記第１クロック発生回路が、第１
    クロック信号の２倍速クロック信号である第２クロック
    信号と同期され、不要なクロック信号に対応する入力信
    号を不能状態とする拡大クロック信号を供給することを
    特徴とする請求項１１に記載のファクシミリにおける解
    像度変換装置。
14. 【請求項１４】 前記垂直変換手段が、 ライン開始信号、変換倍率信号、及びモード信号に基づ
    いて水平変換手段からの水平変換信号を垂直に拡大／縮
    小するために用いられる第１乃至第５選択信号を供給す
    るシーケンス制御回路と、 入力される水平変換信号を逆多重化しながらシーケンス
    制御回路からの第１乃至第３選択信号により指定される
    第１乃至第４出力端を通して、第１乃至第４逆多重化信
    号を供給するデマルチプレクサと、 モード信号を選択イネーブル信号として入力する間に、
    デマルチプレクサからの第２及び第３逆多重化信号のう
    ちの何れか１つの信号を選択して第４多重化信号を提供
    する第４マルチプレクサと、 シーケンス制御回路からの第１選択信号に応じてイネー
    ブルされ第４マルチプレクサからの第４多重化信号を受
    け取って水平ライン信号を前記ラインメモリ手段に供給
    するか、若しくはラインメモリ手段からの読み出された
    水平ライン信号を受け取って、Ｂ端子出力信号を供給す
    る第３状態バストランシーバと、 デマルチプレクサからの第４逆多重化信号と第３状態バ
    ストランシーバからのＢ端子出力信号との論理和演算を
    行い、第２論理和信号を供給する第２論理和回路と、 シーケンス制御回路からの第４及び第５選択信号を選択
    イネーブル信号として入力する間、デマルチプレクサか
    らの第１及び第３逆多重化信号と、第２論理和回路から
    の第２論理和信号のうちの何れか１つの信号を選択して
    垂直変換信号を供給する第５マルチプレクサとを有する
    ことを特徴とする請求項１０に記載のファクシミリにお
    ける解像度変換装置。
15. 【請求項１５】 前記第１選択信号が、メモリ制御信
    号として前記ラインメモリ手段に供給されることを特徴
    とする請求項１４に記載のファクシミリにおける解像度
    変換装置。
16. 【請求項１６】 前記メモリ制御信号が、縮小／拡大
    変換動作が実行される間に、以前に前記ラインメモリ手
    段に格納された水平ライン信号を利用するために発生さ
    れることを特徴とする請求項１５に記載のファクシミリ
    における解像度変換装置。
17. 【請求項１７】 前記シーケンス制御回路からの第１
    乃至第３選択信号が、変換倍率信号により水平変換信号
    をラインメモリ手段に出力して格納するか、またはデマ
    ルチプレクサと第５マルチプレクサを経て出力するかを
    決定することを特徴とする請求項１４に記載のファクシ
    ミリにおける解像度変換装置。
18. 【請求項１８】 前記変換倍率信号が、Ｇ４標準解像
    度の相互間の変換を可能にするように構成されることを
    特徴とする請求項１０に記載のファクシミリにおける解
    像度変換装置。
19. 【請求項１９】 前記水平変換手段に含まれる第１及
    び第２クロック発生回路及び前記垂直変換手段に含まれ
    るシーケンス制御回路が、それぞれ変換モードによる状
    態遷移シーケンスを有しており、入力信号の解像度が変
    換された垂直変換信号と水平ドット信号とが得られるこ
    とを特徴とする請求項１０に記載のファクシミリにおけ
    る解像度変換装置。
20. 【請求項２０】 前記アドレス発生手段が、ライン開
    始信号に応じて動作を開始し、変換倍率信号により指定
    される水平画素のアドレスのみを増加させるアドレス信
    号を供給し、アドレス信号を周期的にリセットすること
    を特徴とする請求項１０に記載のファクシミリにおける
    解像度変換装置。