KR970063522A - 반도체 장치에서 리필층 두께의 불균일성을 줄이는 방법 - Google Patents

반도체 장치에서 리필층 두께의 불균일성을 줄이는 방법 Download PDF

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Abstract

반도체 장치 또는 집적회로를 제작하는 기술은 화학-기계적 폴리싱(CMP)과 같은 폴리싱을 한후에 더욱더 균일한 두께를 갖는 평탄화된 리필층을 만들어낸다. 액티브 영역들 사이에서 의사 액티브 영역들은 이러한 영역들을 CMP하는 동안 발생하는 디싱(dising)을 줄이기 위해서 필드 산화물(field oxide)에 의해 일반적으로 점유되는 기판의 일부분에 삽입된다. 의사 액티브 영역은 큰 블럭의 모양을 취할 수 있고, 부분적으로 또는 완전하게 링구조 또는 기판의 여역에서 액티브 영역이 영역 밀도에 매치되도록 조정될 수 있는 다수의 필라들을 형성한다. 필라에 대한 설계 규칙은 다결정 실리콘 라인 또는 제1레벨 금속화 라인이 기생 커패시턴스를 피하기 위해 배치되는 곳에는 필라가 존재하지 않도록 하는 것이다.

Description

반도체 장치에서 리필층 두께의 불균일성을 줄이는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2a도 내지 제2d도는 본 발명에 따라 장치를 제작하는데 필요한 단계의 단면도.
제4a도와 제4b도는 본 발명을 구현하기 위한 설계 규칙의 평면도.
제5도는 필라(pillars)가 이용되는 본 발명의 다른 실시예의 평면도.

Claims (15)

  1. MOS 반도체 장치의 액티브 영역을 분리하기 위한 방법에 있어서, 기판위에 제1분리층을 형성하는 단계; 장치의 액티브 영역이 될 상기 기판의 제1영역과 장치의 의사 액티브 영역들이 될 상기 액티브 영역으로부터 인접하나 일정 공간을 두고 배치되는 상기 기판의 다수의 제2영역들을 한정하는 단계; 상기 제1분리층 위에 리필층을 형성하는 단계; 및 제1분리층이 노출되는 실질적으로 평평한 상부 표면을 생성하기 위해 상기 리필층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 MOS 반도체 장치의 액티브 영역을 분리하기 위한 방법.
  2. 제1항에 있어서, 상기 평탄화 단계가 상기 제1분리층의 노출될 때까지 화학적-기계적 폴리싱(CMP)을 이용하여 상기 리필 영역을 폴리싱하는 단계를 포함하는 것을 특징으로 하는 MOS 반도체 장치의 액티브 영역을 분리하기 위한 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1분리층을 형성하기 전에, 상기 제1분리층과 다른 물질로 된 제2분리층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOS 반도체 장치의 액티브 영역을 분리하기 위한 방법.
  4. 제1항, 제2항 또는 제3항에 있어서, 상기 액티브 영역과 상기 의사 액티브 영역 사이에 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOS 반도체 장치의 액티브 영역을 분리하기 위한 방법.
  5. 제1항, 제2항 또는 3항에 있어서, 상기 리필층이 상기 액티브 영역들중의 1개의 영역과 상기 의사 액티브영역 사이에서 상기 기판위의 공간들을 채우는 것을 특징으로 하는 MOS 반도체 장치의 액티브 영역을 분리하기 위한 방법.
  6. 제1항, 제2항 또는 3항에 있어서, 상기 의사 액티브 영역이 의사 액티브 영역의 다수의 필라들을 포함하는데, 상기 필라들중 적어도 1개는 상기 액티브 영역에 이웃하는 것을 특징으로 하는 MOS 반도체 장치의 액티브 영역을 분리하기 위한 방법.
  7. 제6항에 있어서, 상기 필라들의 영역 밀도가 상기 액티브 영역의 영역 밀도에 매치(match)하는 것을 특징으로하는 MOS 반도체 장치의 액티브 영역을 분리하기 위한 방법.
  8. 제1항, 제2항 또는 3항에 있어서, 상기 기판의 서로 다른 부분에 다수의 액티브 영역들이 있고 각 영역에 대한 상기 필라의 영역 밀도가 기판의 각 부분에 있는 상기 액티브 영역의 밀도를 보상하는 것을 특징으로 하는 MOS 반도체 장치의 액티브 영역을 분리하기 위한 방법.
  9. MOS 장치의 리필층을 평탄화하기 위한 공정에서 오버폴리싱을 줄이기 위한 방법에 있어서, 기판의 액티브 영역들이 형성됨과 동시에, 적어도 1개의 상기 액티브형으로부터 인접하나 일정 공간을 두고 배치된 상기 기판위에 있는 적어도 1개의 의사 액티브 영역을 형성하는 단계; 화학적-기계적 폴리싱(CMP)에 의해 상기 리필층을 평탄화하는 단계를 포함하는 것을 특징으로 하는 MOS 장치의 리필층을 평탄화하기 위한 공정에서 오버폴리싱을 줄이기 위한 방법.
  10. MOS 반도체 장치에 있어서, 기판; 상기 기판위에 있는 적어도 1개의 액티브 영역; 상기 액티브 영역으로부터 인접하나 일정 공간을 두고 배치된 상기 기판위의 적어도 1개의 의사 액티브 영역; 및 상기 액티브 영역과 의사 액티브 영역 사이에 형성되는 평탄화된 절연층을 포함하는 것을 특징으로 하는 MOS 반도체 장치.
  11. 제10항에 있어서, 상기 의사 액티브 영역이 상기 액티브 영역 주위에 적어도 하나의 부분적 링 구조를 포함하는 것을 특징으로 하는 MOS반도체 장치.
  12. 제10항 또는 제11항에 있어서, 상기 의사 액티브 영역의 다수의 필라들을 포함하는데, 상기 필라들중 적어도 1개의 필라가 상기 액티브 영역에 이웃하는 것을 특징으로 하는 MOS 반도체 장치.
  13. 제10항, 제11항 또는 제12항에 있어서, 상기 필라의 영역 밀도가 상기 액티브 영역들의 영역 밀도를 보상하는 것을 특징으로 하는 MOS 반도체 장치.
  14. 제10항, 제11항 또는 제12항에 있어서, 상기 기판의 서로 다른 부분들 위에 다수의 액티브 영역들이 있고 각 영역에 대한 상기 필라의 영역 밀도가 기판의 각 부분에서의 상기 액티브 영역들의 영역 밀도를 보상하는 것을 특징으로 하는 MOS 반도체 장치.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서, 상기 적어도 1개의 의사 액티브 영역이 필드 유전체에 의해 덮여지는 상기 기판의 영역에 있는 것을 특징으로 하는 MOS 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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