KR970054102A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 제공하는 것으로, 실리콘기판산에 게이트용 및 캐패시터용 홀을 형성하고, 소스/드레인 영역을 나중에 형성하므로써 공전의 대폭적인 단순화로 인한 소자의 수율을 향상시킬 수 있는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A 내지 2J도는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
Claims (18)
- 실리콘기판상에 패터닝된 제1감광막을 이용하여 게이트용 및 캐패시터용 홀을 형성하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 절연막을 형성하는 단계와, 상기 단계로부터 상기 절연막의 전체 상부면에 제1폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 제1폴리실리콘층을 전면 식각공정으로 식각하여 게이트전극 및 제1폴리실리콘층 스페이서를 형성하는 단계와, 상기 단계로부터 상기 게이트전극 및 캐패시터용 홀을 포함한 전체상부면에 게이트산화막 및 제2폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 제2감광막을 이용하여 불순물 이온주입 공정으로 상기 실리콘기판내에 소스/드레인 영역을 형성하는 단게와, 상기 단계로부터 제2폴리실리콘층의 전체 상부면에 유전체막 및 제3폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 제3감광막을 이용하여 상기 제3폴리실리콘층, 유전체막 및 제2폴리실리콘층을 순차적으로 식각하는 단계와, 상기 단계로부터 제4감광막을 이용하여 제3폴리실리콘층 및 유전체막을 순차적으로 식각하므로써 캐패시터를 ㅎㅇ성하는 단계와, 상기 단계로부터 상기 소스/드레인 영역 및 캐패시터를 포함한 전체 상부면에 층간절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트용 홀은 캐패시터용 홀의 폭보다 작게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트용 및 캐패시터용 홀은 실리콘기판상에서 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제3항에 있어서, 상기 게이트용 홀은 실리콘기판을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제3항에 있어서, 상기 캐패시터 홀은 실리콘기판을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 불순물은 제2폴리실리콘층에 도핑하는 불순물과 반대인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 소스/드레인 영역은 게이트산화막상에 형성된 제2폴리실리콘층에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제7항에 있어서, 상기 제2폴리실리콘층은 도프 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제7항에 있어서, 상기 제2폴리실리콘층은 도프 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 실리콘기판상에 절연막을 형성하는 단계와, 상기 단계로부터 절연막상에 패터닝된 제1감광막을 이용하여 게이트용 및 캐패시터용 홀을 형성하는 단계와, 상기 단계로부터 상기 절연막의 전체상부면에 제1폴리실리콘층을 형성하는 단계와, 상기 단계로부터 상기 제1폴리실리콘층을 전면 식각공정으로 식각하여 게이트전극 및 제1폴리실리콘층 스페이서를 형성하는 단계와, 상기 단계로부터 상기 실리콘기판의 전체 상부면에 게이트산화막 및 제2폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 제2감광막을 이용하여 불순물 이온 주입 공정으로 상기 제2폴리실리콘층 내에 소스/드레인 영역을 형성하는 단계와, 상기 단계로부터 상기 소스/드레인 영역을 포함한 제2폴리실리콘층의 전체 상부면에 유전체막 및 제3폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 제3감광막을 이용하여 상기 제3폴리실리콘층, 유전체막 및 제2폴리실리콘층을 순차적으로 식각하는 단계와, 상기 단계로부터 제4감광막을 이용하여 제3폴리실리콘층 및 유전체막을 순차적으로 식각하므로써 캐패시터를 형성하는 단계와, 상기 단계로부터 상기 소스/드레인 영역 및 캐패시터를 포함한 전체 상부면에 층간절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제10항에 있어서, 상기 게이트용 홀은 캐패시터용 홀의 폭보다 작게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제10항에 있어서, 상기 게이트용 및 캐패시터용 홀은 절연막상에서 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제10항 또는 제12항에 있어서, 상기 게이트용 홀은 절연막을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제10항 또는 제12항에 있어서, 상기 캐패시터용 홀은 절연막을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제10항에 있어서, 상기 불순물은 제2폴리실리콘층에 도핑하는 불순물과 반대인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제10항에 있어서, 상기 소스/드레인 영역은 게이트산화막상에 형성된 제2폴리실리콘층에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제10항 또는 제16항에 있어서, 상기 제2폴리실리콘층은 도프 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제10항 또는 제16항에 있어서, 상기 소스/드레인 영역은 캐패시터의 하부전극과 동일층인 것을 특징으로 하는 반도체 소자의 제조방법.※ 참고사항 : 최초출현 내용에 의하여 공개하는 것임.
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| KR100335768B1 KR100335768B1 (ko) | 2002-11-30 |
Family
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Family Applications (1)
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| KR1019950065710A KR100335768B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체소자의제조방법 |
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| KR (1) | KR100335768B1 (ko) |
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1995
- 1995-12-29 KR KR1019950065710A patent/KR100335768B1/ko not_active IP Right Cessation
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| KR100335768B1 (ko) | 2002-11-30 |
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