KR970053893A - 씨모스 웰 형성 방법 - Google Patents
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Abstract
본 발명은 씨모스(CMOS)의 트리플-웰(Triple Well) 제조 방법에 관한 것으로서, 본 발명에 의한 웰 제조 방법은 반도체 기판상에 산화막을 형성하는 단계와, 상기 산화막이 형성되어 있는 반도체 기판 전면에 제1도전형의 불순물을 제1깊이로 제1이온 주입하는 단계와, 상기 반도체 기판상에 활성 영역과 비활성 영역을 분리시키도록 필드 산화막을 형성하는 단계와, 포토 마스크를 이용하여 상기 반도체 기판상의 제1영역 및 제2영역에 제2도전형의 불순물을 상기 제1깊이보다 얕고 상기 필드 산화막 하부의 제2깊이와, 상기 제2깊이보다 얕고 상기 필드 산화막과 상기 제2깊이 사이의 제3깊이와, 상기 활성 영역의 계면에 제2이온 주입하는 단계를 구비한다. 본 발명에 의하염 p형 실리콘 기판을 사용하는 SRAM 제조시 트리플-웰 구조에서 셀 메모리 영역의 NMOS 트랜지스터를 서로 동일한 웰 구조로 형성함으로써 공정수를 줄일 수 있고, 따라서 공정을 단순화할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 트리플-웰의 제조 방법을 설명하기 위한 도면이다.
Claims (2)
- 반도체 기판상에 산화막을 형성하는 단계와, 상기 산화막이 형성되어 있는 반도체 기판 전면에 제1도전형의 불순물을 제1깊이로 제1이온 주입하는 단계와, 상기 반도체 기판상에 활성 영역과 비활성 영역을 분리시키도록 필드 산화막을 형성하는 단계와, 포토 마스크를 이용하여 상기 반도체 기판상의 제1영역 및 제2영역에 제2도전형의 불순물을 상기 제1깊이보다 얕고 상기 필드 산화막 하부의 제2깊이와, 상기 제2깊이보다 얕고 상기 필드 산화막과 상기 제2깊이 사이의 제3깊이와, 상기 활성 영역의 계면에 제2이온 주입하는 단계를 구비하는 것을 특징으로 하는 씨모스 웰 형성 방법.
- 제1항에 있어서, 상기 제2이온 주입 단계에서, 상기 제1영역은 상기 반도체 기판상의 셀 메모리 영역의 NMOS 트랜지스터가 형성될 부분이고, 상기 제2영역은 상기 반도체 기판상의 주변 회로 영역의 NMOS 트랜지스터를 형성할 부분인 것을 특징으로 하는 씨모스 웰 형성 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950057095A KR970053893A (ko) | 1995-12-26 | 1995-12-26 | 씨모스 웰 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950057095A KR970053893A (ko) | 1995-12-26 | 1995-12-26 | 씨모스 웰 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR970053893A true KR970053893A (ko) | 1997-07-31 |
Family
ID=66618336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950057095A KR970053893A (ko) | 1995-12-26 | 1995-12-26 | 씨모스 웰 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970053893A (ko) |
-
1995
- 1995-12-26 KR KR1019950057095A patent/KR970053893A/ko not_active Application Discontinuation
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