KR970028579A - 메모리셀 스트레스 인가 장치 - Google Patents
메모리셀 스트레스 인가 장치 Download PDFInfo
- Publication number
- KR970028579A KR970028579A KR1019950045672A KR19950045672A KR970028579A KR 970028579 A KR970028579 A KR 970028579A KR 1019950045672 A KR1019950045672 A KR 1019950045672A KR 19950045672 A KR19950045672 A KR 19950045672A KR 970028579 A KR970028579 A KR 970028579A
- Authority
- KR
- South Korea
- Prior art keywords
- input
- data
- control signal
- response
- line pairs
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
비트라인쌍에 접속되며 워드라인의 선택에 응답하여 상기 비트라인쌍으로부터의 데이타를 저장하거나 출력하는 다수의 메모리셀들로 구성된 다수의 메모리 셀 어레이를 구비한 반도체 메모리 장치의 웨이퍼 번-인 회로에 관한 것으로, 특히 웨이퍼 번-인의 초기 데이타를 고속으로 실행하여 바이트/워드 와이등과 같은 반도체 메모리 장치의 웨이퍼 테스트를 고속으로 수행하도록 하는 웨이퍼 번-인 장치에 관한 것이다. 상기의 웨이퍼 번-인 회로는 센싱인에이블신호의 활성화에 응답하여 상기 다수의 비트라인쌍의 전위를 각각 증폭하는 다수의 센스앰프들과, 상기 다수의 메모리셀 어레이의 비트라인쌍들과 상기 메모리셀 어레이에 근접하여 위치된 입출력라인쌍의 사이에 각각 접속되어 있으며 다수의 컬럼선택라인의 활성화에 응답하여 상기 입출력라인쌍과 상기 비트라인쌍을 접속하는 다수의 컬럼선택게이팅수단과, 상기 테스트 모드 제어신호의 입력에 응답하여 상기 다수의 컬럼선택라인을 활성화시키는 컬럼라인선택수단과, 상기 테스트 모드 제어신호의 입력에 응답하여 데이타패드로 입력되는 데이타를 상기 다수의 입력라인쌍들로 전송하는 데이타전송수단과, 상기 테스트 모드 제어신호를 소정 지연하여 상기 다수의 센스앰프를 인에이블 시키는 센스앰프 제어신호 발생수단으로 포함하여 구성된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 기술에 의한 웨이퍼 번-인 테스트 회로의 개략적 구성을 보이는 도면,
제2도는 본 발명에 따른 웨이퍼 번-인 테스트 회로의 구성을 나타내는 도면,
제3도는 제2도에 따른 웨이퍼 번-인 동작 타이밍도.
Claims (10)
- 비트라인쌍에 접속되며 워드라인의 선택에 응답하여 상기 비트라인쌍으로부터 데이타를 저장 하거나 출력하는 다수의 메모리셀들로 구성된 다수의 메모리 셀 어레이를 구비한 반도체 메모리 장치에 있어서, 센싱인에이블신호의 활성화에 응답하여 상기 다수의 비트라인쌍의 전위를 각각 증폭하는 다수의 센스앰프들과, 상기 다수의 메모리셀 어레이의 비트라인쌍들과 상기 메모리셀 어레이에 근접하여 위치된 입출력라인쌍의 사이에 각각 접속되어 있으며 다수의 컬럼선택라인의 활성화에 응답하여 상기 입출력라인쌍과 상기 비트라인쌍을 접속하는 다수의 컬럼선택게이팅수단과, 상기 테스트 모드 제어신호의 입력에 응답하여 상기 다수의 컬럼선택라인을 활성화시키는 컬럼라인선택수단과, 상기 테스트 모드 제어신호의 입력에 응답하여 데이타패드로 입력되는 데이타를 상기 다수의 입력라인쌍들로 전송하는 데이타전송수단과, 상기 테스트 모드제어신호를 소정 지연하여 상기 다수의 센스앰프를 인에이블시키는 제어신호 발생수단으로 구성함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 데이타전송수단은, 상기 웨이퍼 번-인을 위한 테스트 모드 제어신호의 활성화에 응답하여 데이타입력제어신호 및 데이타 드라이버 제어신호를 발생하는 기록제어신호 발생수단과, 상기 데이타입력제어신호에 의해 인에이블되어 상기 데이타패드로 입력되는 데이타를 상기 다수의 입출력라인쌍들 각각에 출력노드가 접속된 다수의 데이타 입출력 드라이버들중 복수의 데이타 입출력 드라이버의 입력노드에 접속된 데이타 입력버퍼로 구성함을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 데이타입력버퍼의 출력노드에 접속된 데이타 입출력 드라이버들을 상기 데이타 드라이버 제어신호에 응답하여 입력되는 데이타를 상기 컬럼선택게이트로 공급함을 특징으로 하는 반도체 메모리 장치.
- 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 웨이퍼 테스트 모드 제어신호의 입력에 응답하여 상기 비트라인쌍들 각각에 접속된 등화회로를 디스에이블하는 등화회로제어수단을 더 포함함을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 데이타입력버퍼는 상기 데이타패드와 상기 데이타입력버퍼의 입력노드 사이에 드레인-소오스간의 채널이 접속되며, 게이트가 상기 웨이퍼 테스트 모드 제어신호 입력패드에 접속된 엔모오스 트랜지스터를 더 포함함을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에있어서, 비트라인쌍에 접속되며 워드라인의 선택에 응답하여 상기 비트라인쌍으로부터의 데이타를 저장 하거나 출력하는 다수의 메모리셀 및 스트레스저압의 입력에 응답하여 소정 레벨의 제어전압에 의해 상기 워드라인을 선택하는 워드라인선택기를 각각 가지는 다수의 메모리셀 어레이와, 상기 비트라인쌍들의 각각의 비트라인과 상보비트라인의 사이에 접속되며 센싱인에이블신호의 활성화에 응답하여 상기 비트라인쌍의 전위를 증폭하는 다수의 센스앰프들과, 상기 다수의 메모리셀 어레이의 비트라인쌍들과 상기 메모리셀 어레이에 근접하여 위치된 입출력라인쌍의 사이에 각각 접속되어 있으며 다수의 컬럼선택라인의 활성화에 응답하여 상기 입출력라인쌍과 상기 비트라인쌍을 접속하는 다수의 컬럼선택트랜지스터쌍과, 웨이퍼 테스트 모드제어신호의 입력에 응답하여 데이타 기록 제어신호 및 데이타전송제어신호를 순차적으로 발생하는 기록제어신호 발생회로와, 상기 데이타 기록 제어신호에 응답하여 데이타 패드상의 데이타를 입력하여 버퍼링 출력하는 데이타입력버퍼들과, 상기 데이타전송제어신호에 응답하여 상기 다수의 데이타입력버퍼들 중 하나의 데이타입력버퍼로부터 출력되는 데이타를 상기 다수의 입출력라인 중 복수의 입출력라인으로 전송하는 입출력드라이빙수단과, 상기 웨이퍼 테스트모드제어신호에 응답하여 상기 다수의 컬럼선택라인을 활성화시키는 컬럼선택수단과, 상기 웨이퍼 테스트 모드제어신호의 입력을 소정지연하여 상기 센스앰프제어신호를 발생하는 센스앰프제어신호 발생수단으로 구성함을 특징으로 하는 반도체 메모리 장치.
- 제6항에 있어서, 상기 데이타입력버퍼의 출력노드에 접속된 데이타 입출력 드라이버들은 상기 데이타전송 제어신호에 응답하여 상기 데이타입력버퍼로부터 출력되는 입력데이타를 상기 컬럼선택트랜지스터쌍으로 공급함을 특징으로 하는 반도체 메모리 장치.
- 제6항 또는 제7항에 있어서, 상기 웨이퍼 테스트 모드 제어신호의 입력에 응답하여 상기 비트라인쌍들 각각에 접속된 등화회를 디스에이블하는 등화회로제어수단을 더 포함함을 특징으로 하는 반도체 메모리 장치.
- 제6항 내지 제8항에 있어서, 상기 데이타입력버퍼는 상기 데이타패드와 상기 데이타입력버퍼의 입력노드사이에 드레인-소오스간의 채널이 접속되며, 게이트가 상기 웨이퍼 테스트 모드 제어신호 입력패드에 접속된 엔모오스 트랜지스터를 더 포함함을 특징으로 하는 반도체 메모리 장치.
- 제6항 내지 제8항에 있어서, 상기 반도체 메모리 장치는 상기 다수의 센스앰프가 인에이블됨에 의해 메모리셀 스트레스가 진행됨을 특징으로 하는 반도체 메모리 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950045672A KR100209335B1 (ko) | 1995-11-30 | 1995-11-30 | 메모리셀 스트레스 인가 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950045672A KR100209335B1 (ko) | 1995-11-30 | 1995-11-30 | 메모리셀 스트레스 인가 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970028579A true KR970028579A (ko) | 1997-06-24 |
| KR100209335B1 KR100209335B1 (ko) | 1999-07-15 |
Family
ID=19437088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950045672A KR100209335B1 (ko) | 1995-11-30 | 1995-11-30 | 메모리셀 스트레스 인가 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100209335B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442960B1 (ko) * | 2001-12-21 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 장치 |
-
1995
- 1995-11-30 KR KR1019950045672A patent/KR100209335B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442960B1 (ko) * | 2001-12-21 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100209335B1 (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4954987A (en) | Interleaved sensing system for FIFO and burst-mode memories | |
| KR890017706A (ko) | 다이나믹형 반도체 기억장치 | |
| KR970051178A (ko) | 멀티뱅크구조를 갖는 반도체 메모리 장치의 데이타 입출력 경로 제어회로 | |
| KR890010905A (ko) | 반도체 기억장치 및 액세스방법 | |
| KR920013449A (ko) | 개선된 기록 구동기를 가지는 판독/기록 메모리 | |
| KR930001226A (ko) | 고속 센싱 동작을 수행하는 센스 앰프 | |
| KR940007887A (ko) | 반도체 메모리장치 | |
| KR100260477B1 (ko) | 낮은 전원공급전압에서 고속동작을 하는 반도체 메모리 장치 및 반도체 액세스 방법 | |
| KR940016225A (ko) | 반도체 기억장치 | |
| US5812492A (en) | Control signal generation circuit and semiconductor memory device that can correspond to high speed external clock signal | |
| US5295111A (en) | Dynamic random access memory device with improved power supply system for speed-up of rewriting operation on data bits read-out from memory cells | |
| KR0172368B1 (ko) | 저전력 반도체 메모리 장치 | |
| KR20010009808A (ko) | 입출력 라인쌍 등화회로 및 이를 구비한 메모리 장치 | |
| KR970017658A (ko) | 싸이클시간을 감소시키기 위한 반도체 메모리 장치 | |
| US7009899B2 (en) | Bit line precharge signal generator for memory device | |
| KR970003270A (ko) | 반도체메모리소자의 테스트를 위한 고속 기록회로 | |
| KR970028579A (ko) | 메모리셀 스트레스 인가 장치 | |
| KR920022300A (ko) | 개선된 라이트 동작을 가지는 반도체 메모리 장치 | |
| KR970051221A (ko) | 시분할 워드라인 구동 회로를 구비한 반도체 메모리 장치 | |
| KR950020753A (ko) | 칩의 신뢰성 검사를 위한 테스트 회로와 이를 구비하는 반도체메모리 장치 | |
| KR930018584A (ko) | 워드선(Word line)구동회로와 이를 이용한 반도체 기억장치 | |
| KR100363040B1 (ko) | 저소비 전력을 가지는 반도체 기억 장치 | |
| KR980011444A (ko) | 반도체 메모리소자의 접지잡음 격리회로 | |
| KR100333391B1 (ko) | 멀티 워드 라인 테스트 회로 | |
| KR20000014491A (ko) | 반도체메모리의 데이터 입출력회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070327 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |