KR970011589B1

KR970011589B1 - Apparatus for generating a synchronization signal

Info

Publication number: KR970011589B1
Application number: KR1019940032129A
Authority: KR
Inventors: 이문기; 성낙용
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1994-11-30
Filing date: 1994-11-30
Publication date: 1997-07-12
Also published as: KR960020004A

Abstract

After inputting a complex image signal thru an input terminal, and separating only a vertical/horizontal synchronous signal from the complex image signal, a synchronous signal separation circuit(100) is output to a synchronous gate signal generation circuit(80). At this time, the synchronous gate signal generation circuit(80) receives a separated synchronous signal and generates a synchronous gate signal. A 1st counter(90) receives input of the synchronous gate signal and counts the pulse, and when it comes to the specific counting value, generates a vertical synchronous signal pulse. The 8.8Mhz oscillator(180) oscillates 8.8[Mhz oscillating frequency and a clock circuit generating circuit(160) receives input of the 8.8Mhz oscillating frequency and utilizes as standard clock signal.

Description

Synchronous signal generator

제 1 도는 종래의 동기신호 발생장치를 설명하기 위한 블럭도를 도시한 것이다.1 is a block diagram illustrating a conventional synchronization signal generator.

제 2 도는 본 발명에 의한 동기신호 발생장치를 설명하기 위한 블럭도를 도시한 것이다.2 is a block diagram for explaining a synchronization signal generator according to the present invention.

본 발명은 동기신호 발생장치에 관한 것으로, 특히 내부 발진주파수를 기존 클럭신호로 하는 카운터를 이용한 동기신호 발생장치에 관한 것이다.The present invention relates to a synchronization signal generator, and more particularly, to a synchronization signal generator using a counter having an internal oscillation frequency as an existing clock signal.

종래의 일반적인 동기신호 발생장치는 입력동기신호 및 출력신호인 FBP(Fly Back Pulse) 신호를 비교하여 동작하는 위상동기루프(Phase Locked Loop) 시스템으로 구성되어 있다. 즉, 입력동기신호가 없을때 수평/수직 동기신호는 제대로 발생되지 않는다.The conventional general synchronization signal generator is composed of a phase locked loop (Phase Locked Loop) system that operates by comparing an input synchronization signal and an FBP (Fly Back Pulse) signal that is an output signal. That is, when there is no input synchronization signal, the horizontal / vertical synchronization signal is not properly generated.

제 1 도는 종래의 동기신호 발생장치를 설명하기 위한 블럭도를 도시한 것으로, 수평/수직 동기분리회로(10), 자동주파수 조절기(20)(AFC : Automatic Frequency Controll), 전압 제어발진기(VCO : Voltage Controlled Oscillator), 저역통과필터(40)(LPF : Low Pass Filter), 수평 분주회로(50) 및 수직 분주회로(60)로 구성되어 있다.FIG. 1 is a block diagram illustrating a conventional synchronization signal generator, and includes a horizontal / vertical synchronization circuit 10, an automatic frequency controller 20 (AFC: Automatic Frequency Control), and a voltage controlled oscillator (VCO). Voltage Controlled Oscillator), Low Pass Filter 40 (LPF: Low Pass Filter), horizontal division circuit 50 and vertical division circuit 60.

먼저, 복합 동기신호는 수평/수직 동기분리회로(10)를 통해 수직 동기분리신호와 수평 동기분리신호로 분리되어 수직 동기분리신호를 저역통과필터(40)에, 수평 동기분리신호를 자동주파수 조절기(20)에 각각 출력한다. 이때, 자동주파수 조절기(20)는 수평/수직 동기분리회로(10)의 수평 동기분리신호와 FBP(Fly Back Pulse) 신호를 각각 입력받아 위상 비교를 하여 위상 비교 전압을 발생시킨다. 상기 위상 비교 전압은 다음 전압 제어 발진기(30)의 제어 전압으로 이용된다. 즉, 전압 제어 발진기(30)는 상기 위상 비교 전압을 제어 전압으로 하여 수평 동기분리신호의 32배 주파수를 발진시키게 된다. 수평 분주회로(50)와 수직 분주회로(60)는 상기 32배 주파수를 분주하여 수평 및 수직 동기신호(Hsync)를 발생시킨다. 이때, 저역통과필터(40)의 출력신호는 수직 동기신호의 위치 조절을 위한 제어신호로 이용된다.First, the composite synchronizing signal is divided into a vertical synchronizing separation signal and a horizontal synchronizing separation signal through the horizontal / vertical synchronizing separation circuit 10, and the vertical synchronizing separation signal is transmitted to the low pass filter 40, and the horizontal synchronizing separation signal is automatically adjusted. Output to (20), respectively. At this time, the automatic frequency controller 20 receives the horizontal synchronization separation signal and the FBP (Fly Back Pulse) signal of the horizontal / vertical synchronization separation circuit 10 and performs phase comparison to generate a phase comparison voltage. The phase comparison voltage is used as the control voltage of the next voltage controlled oscillator 30. That is, the voltage controlled oscillator 30 oscillates 32 times the frequency of the horizontal synchronous separation signal by using the phase comparison voltage as the control voltage. The horizontal frequency divider 50 and the vertical frequency divider 60 divide the 32 times frequency to generate horizontal and vertical synchronization signals Hsync. At this time, the output signal of the low pass filter 40 is used as a control signal for adjusting the position of the vertical synchronization signal.

상술한 바와 같이 종래의 위상동기루프 방식 동기신호 발생장치는 위상동기루프를 위한 자동 주파수 조절회로 및 외부 회로를 필요로 한다. 따라서, 생산 자동화를 저해하는 요인이 되며 또한, 자동 주파수 조절회로의 잡음 특성에 의한 잡음이 발생한다는 문제점이 있었다.As described above, the conventional phase synchronization loop type synchronization signal generator requires an automatic frequency control circuit and an external circuit for the phase synchronization loop. Therefore, there is a problem that it is a factor that hinders the production automation, and the noise caused by the noise characteristics of the automatic frequency control circuit.

따라서, 본 발명의 목적은 위상동기루프를 위한 자동 주파수 조절회로 및 외부회로를 제거하여 생산공정 자동화가 용이하고 잡음의 특성을 개선한 동기신호 발생장치를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a synchronization signal generating device that is easy to automate the production process and improves the noise characteristics by removing the automatic frequency control circuit and the external circuit for the phase synchronization loop.

상술한 본 발명의 목적을 달성하기 위하여 본 발명에 의한 동기신호 발생장치는 복합영상신호를 입력받아 동기신호만을 분리하는 동기신호 분리수단; 상기 동기신호 혹은 상기 동기신호가 없을때는 라인 게이트신호를 입력받아 동기게이트신호를 발생하는 동기게이트신호 발생수단; 상기 동기게이트신호를 입력받아 그 펄스를 계수하여 소정 계수값에 도달하면 수직 동기신호 펄스를 발생하는 계수수단; 소정 발진 주파수를 입력받아 2배, 1배, 0.5배 주파수를 갖는 클럭신호를 발생하는 클럭신호 발생수단; 상기 0.5배 발진 주파수를 입력받아 소정 분주율까지 분주시켜 출력하는 분주수단; 상기 분주된 신호를 입력받아 상기 라인 게이트신호를 발생하고 상기 동기 게이트신호에 응답하여 상기 라인 게이트신호의 펄스 발생시점을 결정하여 출력하는 라인 게이트신호 발생수단; 외부의 선택신호에 응답하여 상기 라인 게이트신호와 상기 2배, 1배, 0.5배 주파수 클럭신호중 어느 한 신호를 선택 출력하는 신호선택수단; 및 상기 선택 출력된 신호를 입력받아 외부의 제어신호에 응답하여 펄스 발생시점을 결정하여 수평 동기신호로서 출력하는 수평 동기신호 위치조절수단을 구비한 것을 특징으로 한다.In order to achieve the above object of the present invention, a synchronization signal generating apparatus according to the present invention comprises: a synchronization signal separating means for receiving a composite video signal and separating only a synchronization signal; Synchronizing gate signal generating means for receiving a line gate signal and generating a synchronizing gate signal when the synchronizing signal or the synchronizing signal is absent; Counting means for receiving the synchronous gate signal and counting the pulse to generate a vertical synchronous signal pulse upon reaching a predetermined count value; Clock signal generation means for receiving a predetermined oscillation frequency and generating a clock signal having a frequency of 2, 1, and 0.5 times; A dispensing means for receiving the 0.5 times oscillation frequency and dividing it to a predetermined dividing ratio to output the divided frequency; Line gate signal generation means for receiving the divided signal to generate the line gate signal, and determining and outputting a pulse generation point of the line gate signal in response to the synchronous gate signal; Signal selecting means for selectively outputting the line gate signal and any one of the double, doubling, and doubling frequency clock signals in response to an external selection signal; And a horizontal synchronizing signal position adjusting means for receiving the selected output signal and determining a pulse generation point in response to an external control signal and outputting the pulse synchronizing signal as a horizontal synchronizing signal.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

본 발명에 의한 동기신호 발생장치는 8.8MHZ 발진기를 이용한 디지탈 회로로 위상동기루프와 관련된 회로를 제거하고 입력 동기신호를 리셋(Reset) 신호로 이용하여 입력신호와 동기를 맞추게 된다.The synchronization signal generating apparatus according to the present invention is a digital circuit using an 8.8 MHz transmitter, and removes a circuit related to a phase synchronization loop and synchronizes with an input signal by using an input synchronization signal as a reset signal.

구성을 살펴보면, 본 발명에 의한 동기신호 발생장치는 라인 게이트신호 발생회로(70), 동기 게이트신호 발생회로(80), 제 1 카운터(90), 동기신호 분리회로(100), 멀티플렉서(MUX)(110), 제 2 카운터(120), 디지탈/아날로그 변환기(D/A)들(130, 140), 다운카운터(150), 클럭신호 발생회로(160), 수평 동기신호 위치조절회로(170) 및 8.8MHz 발진기(180)로 구성되어 있다.Looking at the configuration, the synchronous signal generator according to the present invention is a line gate signal generation circuit 70, the synchronous gate signal generation circuit 80, the first counter 90, the synchronous signal separation circuit 100, the multiplexer (MUX) 110, the second counter 120, the digital to analog converters (D / As) 130 and 140, the down counter 150, the clock signal generating circuit 160, and the horizontal synchronizing signal position adjusting circuit 170. And an 8.8 MHz oscillator 180.

먼저, 동기신호 분리회로(100)는 복합영상신호를 입력단자를 통해 입력하고, 복합영상신호로부터 수직/수평 동기신호만을 분리하여 동기 게이트신호 발생회로(80)로 출력한다. 이때, 동기 게이트신호 발생회로(80)는 분리된 동기신호를 입력받아 동기 게이트신호(SYNC GATE)(주식동기 리셋 펄스신호)를 발생시킨다. 이때, 동기 게이트신호(SYNC GATE)는 수직 동기신호의 기준 신호가 되며, 제 1 카운터(9)는 동기 게이트신호(SYNC GATE)를 입력받아 그 펄스를 계수하고 일정 계수값에 도달하면 수직 동기신호 펄스(Vsync)를 발생시킨다. 한편, 8.8MHz 발진기(180)는 8.8MHz의 발진 주파수를 발진시키고, 클럭신호 발생회로(160)는 8.8MHz의 발진 주파수를 입력받아 기준 클럭신호로 이용한다. 이때, 클럭신호 발생회로(160)는 8.8MHz(Fc) 발진 주파수에 대한 2Fc, Fc, 0.5Fc를 각각 발생시켜 멀티플렉서(MUX)(110)로 출력하고, 0.5Fc만을 다운 카운터(150)로 출력한다. 다운 카운터(150)는 상기 0.5Fc를 1/2¹내지 1/2⁹까지 분주하고, 분주된 신호를 라인 게이트신호(LINE GATE)를 발생시키기 위한 기준 클럭신호로서 발생한다. 라인 게이트 신호 발생회로(70)는 다운 카운터(150)로부터 분주된 클럭신호를 입력받아 계수하고 일정 계수값에 도달하면 라인 게이트신호(LINE GATE) 펄스를 발생시킨다. 이때, 라인 게이트신호 발생회로(70)는 라인 게이트신호(LINE GATE)를 입력 동기신호와의 동기를 위해, 즉 라인 게이트신호(LINE GATE)의 클럭 발생시점을 조절하기 위해 동기 게이트신호 발생회로(80)로부터 라인(74)을 통해 상기 동기 게이트신호(SYNC GATE)를 입력받는다. 반면, 동기 게이트신호 발생회로(80)는 동기신호가 입력되지 않을때, 동기신호 분리 회로(100)에 의해 분리된 동기신호 대신에 라인 게이트신호(LINE GATE)를 라인(78)을 통해 입력받아 상기 동기 게이트신호(SYNC GATE)를 발생시킨다. 멀티플렉서(MUX)(110)는 라인 게이트신호 발생회로(70)에 의해 발생된 라인 게이트신호(LINE GATE)와 클럭신호 발생회로(160)의 2Fc, Fc, 0.5Fc 중 어느 하나를 외부의 선택신호(S)에 응답하여 선택 출력하게 된다. 상기 선택 출력된 신호는 수평 동기신호 위치조절회로(170)로 입력되어 수평 동기신호(Hsync)로서 발생되는데, 그 발생시점은 외부 제어단자(172)의 제어신호에 따라 조절된다.First, the synchronization signal separation circuit 100 inputs a composite video signal through an input terminal, and separates only vertical / horizontal synchronization signals from the composite video signal and outputs the composite video signal to the synchronization gate signal generation circuit 80. At this time, the synchronous gate signal generation circuit 80 receives the separated synchronous signal and generates a synchronous gate signal SYNC GATE (stock synchronous reset pulse signal). At this time, the sync gate signal SYNC GATE becomes a reference signal of the vertical sync signal, and the first counter 9 receives the sync gate signal SYNC GATE, counts the pulse thereof, and reaches a predetermined count value. Generate a pulse (Vsync). Meanwhile, the 8.8 MHz oscillator 180 oscillates the 8.8 MHz oscillation frequency, and the clock signal generation circuit 160 receives the oscillation frequency of 8.8 MHz and uses it as a reference clock signal. At this time, the clock signal generation circuit 160 generates 2Fc, Fc, and 0.5Fc for the 8.8 MHz (Fc) oscillation frequency and outputs them to the multiplexer (MUX) 110, and outputs only 0.5Fc to the down counter 150. do. The down counter 150 divides the 0.5Fc from 1/2 ¹ to 1/2 ⁹ and generates the divided signal as a reference clock signal for generating a line gate signal LINE GATE. The line gate signal generation circuit 70 receives the counted clock signal from the down counter 150 and counts it, and generates a line gate signal (LINE GATE) pulse when the predetermined count value is reached. In this case, the line gate signal generation circuit 70 may synchronize the line gate signal LINE GATE with the input synchronization signal, that is, to adjust a clock generation time of the line gate signal LINE GATE. The sync gate signal SYNC GATE is input through the line 74 from 80. On the other hand, the synchronization gate signal generation circuit 80 receives the line gate signal LINE GATE through the line 78 instead of the synchronization signal separated by the synchronization signal separation circuit 100 when the synchronization signal is not input. The sync gate signal SYNC GATE is generated. The multiplexer (MUX) 110 selects any one of the line gate signal LINE GATE generated by the line gate signal generation circuit 70 and 2Fc, Fc, 0.5Fc of the clock signal generation circuit 160 from an external selection signal. In response to (S), selective output is performed. The selected output signal is input to the horizontal synchronizing signal position adjusting circuit 170 and is generated as a horizontal synchronizing signal Hsync, and a timing of its generation is adjusted according to a control signal of the external control terminal 172.

부가적으로, 제 2 카운터(120)는 멀티플렉서(MUX)(110)의 출력신호를 계수하여 10비트 계수값을 출력한다. 디지탈/아날로그 변환기(D/A)들(130, 140)은 10비트 계수값 및 반전된 10비트 계수값을 각각 입력받아 반전 및 비반전 수직 편향을 위한 톱니파(+/-Ramp)를 발생시킨다. 여기서, 디지탈/아날로그 변환기들중 하나의 출력은 인버터(135)를 통해 반전된다.In addition, the second counter 120 counts the output signal of the multiplexer (MUX) 110 and outputs a 10-bit count value. The digital / analog converters (D / As) 130 and 140 receive 10-bit count values and inverted 10-bit count values, respectively, to generate sawtooth waves (+/- Ramp) for inverted and non-inverted vertical deflection. Here, the output of one of the digital / analog converters is inverted via inverter 135.

이상에서, 살펴본 바와 같이 본 발명에 의한 동기신호 발생장치는 입력되는 동기신호를 직접 이용하는 위상동기루프 방식과 달리 내부의 발진 주파수를 기준 클럭으로 하여 이를 분주하는 카운터를 이용하고 입력 동기신호를 수직/수평 동기신호를 발생시키기 위한 리셋 신호로 이용함으로써 정확한 동기신호의 발생과 아울러 입력 동기신호와 정확한 동기를 이루고 있다. 따라서, 위상동기루프 방식과 관련된 회로를 제거함으로써 회로의 단순화가 가능하여 생산공정의 단축을 통해 자동화가 용이하고 위상동기루프 방식에 의한 잡음문제를 제거하였다. 또한, 수평 편향을 위한 톱니파를 기존의 R.C 충방전에 의하지 아니하고 디지탈/아날로그 변환기를 이용함으로써 보다 안정된 수직 톱니파신호를 구현할 수 있다는 효과가 있다.As described above, the synchronous signal generator according to the present invention uses a counter for dividing the internal synchronous frequency as a reference clock, unlike the phase synchronous loop method using the input synchronous signal directly. By using it as a reset signal for generating the horizontal synchronizing signal, the correct synchronizing signal is generated and the synchronizing with the input synchronizing signal is performed. Therefore, by eliminating the circuit associated with the phase-locked loop method, the circuit can be simplified, and the production process is shortened, so that automation is easy and the noise problem caused by the phase-locked loop method is eliminated. In addition, it is possible to realize a more stable vertical sawtooth signal by using a digital to analog converter instead of the conventional R.C charging and discharging the sawtooth wave for horizontal deflection.

Claims

Sync signal separating means for receiving a composite video signal and separating only a sync signal; Synchronous gate signal generation means for receiving a line gate signal and generating a synchronous gate signal when there is no synchronous signal or the synchronous signal; First counting means for receiving the synchronous gate signal and counting the pulse to generate a vertical synchronous signal pulse upon reaching a predetermined count value; Clock signal generation means for receiving a predetermined oscillation frequency and generating clock signals each having a frequency that is 2 times, 1 times, and 0.5 times the oscillation frequency; A dispensing means for receiving the 0.5 times oscillation frequency and dividing it to a predetermined dividing ratio to output the divided frequency; A line gate signal generating means for receiving the signal output from the dividing means to generate the line gate signal and to determine and output a pulse generation point of the line gate signal in response to the synchronous gate signal; Signal selection means for selectively outputting any one of the line gate signal and a clock signal having the double, one, and 0.5 times frequencies in response to an external selection signal; And a horizontal synchronizing signal position adjusting means for receiving the selected output signal and determining a pulse generation point in response to an external control signal and outputting the pulse synchronizing signal as a horizontal synchronizing signal.

2. The apparatus of claim 1, further comprising: second counting means for receiving and counting an output signal of the signal selecting means to output a count value; And digital / analog converters for converting the count value and its inverted count value into analog signals to generate vertical deflection sawtooth waves.