KR970006738B1 - 열전자 발생을 억제하는 모스 및 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract 4
- 239000012535 impurity Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 12
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 abstract 1
- 239000002784 hot electron Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Ceramic Engineering (AREA)
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Abstract
내용없음.
Description
제1도는 기종의 LDD(Lightly Doped Drain) 모스의 구조를 보인 단면도.
제2도는 본 발명에 따른 열전자 억제 구조의 모스 단면도.
제3도는 본 발명에 따른 열전자 억제 구조의 모스공정 순서도.
* 도면의 주요부분에 대한 부호의 설명
1, 1' : 게이트폴리(Gate Poly) 2 : 사이드월(Side Wall)
3, 3' : 게이트 산화막 4 : 소스 및 드레인영역
5 : 필드산화막 6 : LD(Lightly Doped)영역
7 : LTO(Low Temperature Oxide)절연층
본 발명은 모스와 그 제조방법에 관한 것으로, 특히 열전자(Hot Carrier)의 생성을 억제하여 초고밀도 집적회로에 적당하도록 한 열전자 발생 억제 구조의 LDD(Lightly Doped Drain)모스 및 그 제조방법에 관한 것이다.
종래에는 첨부도면 제1도에 보인 바와 같은 구조를 갖는 LDD모스와 DDD(Double Doped Drain) 모스 또는 DI-LDD모스 등이 개발되어 열전자의 발생을 억제하고자 하였다.
제1도의 LDD모스에 대해 좀 더 상세히 살펴보면, P형 실리콘기판에 필드산화막(5)과 게이트폴리(1)를 식각에 의해 형성하고 LDD영역(6) 즉, 저농도 소오스 및 드레인 불순물영역을 이온주입에 의해 형성한 후 게이트 폴리(1) 양측에 게이트측벽(2)을 형성하며 다시 고농도 소오스 및 드레인영역(4)을 형성하여 구성되며 이러한 구조에 의해 소오스 드레인간 접합영역을 줄임으로서 전자-정공쌍의 발생을 줄이도록 한 것에 그 목적이 있다.
그러나 상기한 LDD모스는 도핑되는 N+형 영역의 길이(length)는 사이드월에 의해 결정되는데 이로인해 그 길이는 게이트측벽 식각에 많은 영향을 받게 되며 소오스 및 드레인영역이 확산되어 원하는 길이를 얻지 못하는 문제점이 있으며, 최대 전계 위치가 게이트산화막-소오스 및 드레인 접합의 겹치는 부분에 존재하여 그 곳에 구속된 전자에 의해 저항이 증가하고 또한 게이트산화막과 소오스 및 드레인간의 겹치는 부분에 의해 게이트 필드와 도핑농도 및 오버랩 길이를 변수로 하여 LDD모스 구조의 최적화가 복잡해지는 문제점이 있었다.
본 발명은 게이트 산화막과 소오스 및 드레인 영역간의 오버랩을 제거하여 상기한 문제점을 해결하고자 한 것으로 첨부한 도면을 참조하여 그의 기술 내용을 설명하면 다음과 같다.
첨부도면 제2도는 본 발명에 따른 열전자 발생 억제 구조의 MOS단면도이며, 첨부도면 제3도는 본 발명에 따른 열전자 발생 억제 구조의 MOS공정도이다.
첨부도면 제2도에서와 같이 본 발명은 P형 실리콘기판상에 필드산화막(5)과 저농도의 n형 소오스 및 드레인 영역(6) 및 고농도의 n형 소오스 및 드레인 영역(4)을 이온 주입을 통해 형성하고 채널위에 얇은 게이트산화막(3')을 만들어, 게이트산화막(3') 양측에 두꺼운 LTO(Low Temperature Oxide) 절연층(7)을 형성하며, 다시 게이트 산화막(3')과 LTO절연층(7)의 위에 폴리 또는 실리사이드 등에 의한 게이트를 형성하여서 된 구조를 가지며, 이러한 구조를 갖는 본 발명은 기존의 LDD모스의 사이드월 대신 LTO(Low Temperature Oxide)식각에 의해 채널영역을 형성하여 자동적으로 게이트 폴리와 소오스 및 드레인 영역산의 오버랩 영역을 두꺼운 옥사이드층으로 만들어 최대 전계를 감소시키므로서 열 전자의 발생을 억제할 수 있는 구조를 갖고 있다.
첨부도면 제3도를 참조하여 그의 공정을 설명하면 다음과 같다.
우선, 제3도(a)과 같이 P형 실리콘기판에 필드산화막(5)을 형성하고 제3도(b)와 같이 마스크 공정으로 소오스 및 드레인영역을 한정하여 이온주입에 의해 저농도의 n형 소오스 및 드레인 영역(6)을 만든다.
제3도(c)에서와 같이 전면에 LTO(Low Temperature Oxide) 절연층(7)을 형성한 후 제3도(d)와 같이 저농도의 n형 소오스 및 드레인간의 LTO절연층(7)을 선택적으로 식각하고 제3도(e)와 같이 LTO절연층(7)이 제거된 영역에 게이트 산화막 절연층(3')을 형성한다.
제3도(f)과 같이 이후 LTO절연층(7)과 게이트산화막(3')위에 폴리층(1')을 형성하고 제3도(g)과 같이 폴리층(1')과 게이트산화막(3')을 선택적으로 식각하여 게이트를 형성한 뒤 게이트를 마스크로 이용하여 고농도 이온주입에 의해 고농도의 n형 소오스 및 드레인영역(4)을 형성하고 고정이 끝나게 된다.
상기한 고정에 의해 완성된 구조를 갖는 MOS 저농도 소오스 및 드레인영역(4)과 게이트 전극과 겹치는 부분은 두꺼운 산화막(7)이 개입되어 있어 도핑농도 및 오버랩 길이등의 뺀 수를 고려할 필요가 없어 쉽게 최적화 할 수 있으며, 또한 오프 셋(off-set)게이트 구조의 모스 공정에 필요한 경사식가 에칭등의 어려운 기술이 필요치 않아 그 공정이 간단해지는 장점을 갖는다.
Claims (2)
- P형 실리콘기판에 필드산화막을 형성하고 소오스 드레인 영역에 저농도 불순물영역을 형성하는 공정과, 전면에 LTO절연층을 증착하고 저농도 불순물 영역간의 LTO절연층을 선택적으로 제거하는 공정과, LTO절연층이 제거된 부위에 게이트 산화막을 형성하는 공정과, 전면에 게이트 폴리층을 증착하고 상기 저농도 불순물 영역과 겹치도록 게이트 폴리층과 LTO절연층을 식각하여 게이트를 형성하는 공정과, 게이트를 마스크로 하여 고농도 불순물영역을 형성하여 LDD구조의 소오스 및 드레인 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 열전자 발생을 억제하는 모스의 제조방법.
- 필드산화막이 형성된 P형 실리콘기판과, 상기 기판의 액티브영역상에 고농도와 저농도 불순물영역으로 형성되는 LDD구조의 소오스 및 드레인 영역과, 상기 저농도 불순물 및 드레인 영역중 저농도 불순물영역상에 형성되는 두꺼운 LTO절연층과, 상기 LTO절연층 및 게이트 산화막위에 형성되는 게이트를 포함하여 구성됨을 특징으로 하는 열전자 발생을 억제하는 모스.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880011118A KR970006738B1 (ko) | 1988-08-31 | 1988-08-31 | 열전자 발생을 억제하는 모스 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880011118A KR970006738B1 (ko) | 1988-08-31 | 1988-08-31 | 열전자 발생을 억제하는 모스 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900004038A KR900004038A (ko) | 1990-03-27 |
| KR970006738B1 true KR970006738B1 (ko) | 1997-04-29 |
Family
ID=19277291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880011118A KR970006738B1 (ko) | 1988-08-31 | 1988-08-31 | 열전자 발생을 억제하는 모스 및 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970006738B1 (ko) |
-
1988
- 1988-08-31 KR KR1019880011118A patent/KR970006738B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR900004038A (ko) | 1990-03-27 |
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