KR970006531B1 - 전자 소자 패키지 및 제조방법 - Google Patents

전자 소자 패키지 및 제조방법 Download PDF

Info

Publication number
KR970006531B1
KR970006531B1 KR1019880017869A KR880017869A KR970006531B1 KR 970006531 B1 KR970006531 B1 KR 970006531B1 KR 1019880017869 A KR1019880017869 A KR 1019880017869A KR 880017869 A KR880017869 A KR 880017869A KR 970006531 B1 KR970006531 B1 KR 970006531B1
Authority
KR
South Korea
Prior art keywords
carrier structure
electronic device
package
lead
leads
Prior art date
Application number
KR1019880017869A
Other languages
English (en)
Other versions
KR890012380A (ko
Inventor
린 폴티.
비. 맥새인 마이클
지. 비글러 챨즈
에이. 고쯔 죤
Original Assignee
모토로라 인코포레이티드
빈센트 죠셉 로너
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모토로라 인코포레이티드, 빈센트 죠셉 로너 filed Critical 모토로라 인코포레이티드
Publication of KR890012380A publication Critical patent/KR890012380A/ko
Application granted granted Critical
Publication of KR970006531B1 publication Critical patent/KR970006531B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49004—Electrical device making including measuring or testing of device or component part
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
    • Y10T29/49171—Assembling electrical component directly to terminal or elongated conductor with encapsulating
    • Y10T29/49172—Assembling electrical component directly to terminal or elongated conductor with encapsulating by molding of insulating material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

내용없음.

Description

전자 소자 패키지 및 제조 방법
제1도는 어셈블리 후지만 캐리어 구조가 제거되기 이전 본 발명의 전자 소자 패키지의 3/4 사시도.
제2도는 본 발명의 한 형태로 이용될 수 있는 몰드의 간단한 투시도.
제3도는 제2도의 몰드를 이용하여 만든 본 발명의 전자 소자 패키지 실시예의 3/4 사시도.
제4도는 본 발명의 패키지에 대한 다른 변형의 캐리어 구조와 조화된 리드 프레임의 말단부에 대한 단면도.
제5도는 본 발명의 다른 변형에 대한 3/4 분해도.
* 도면의 주요부분에 대한 부호의 설명
10 : 전자 소자 패키지 12 : 캐리어 구조
14 : 패키지 본체 16 : 개구
18 : 리드 20 : 중간 부분
22 : 말단부 26 : 리드 프레임
본 발명은 전자 소자를 포함하는 패키지 및 구조에 관한 것이며, 특별히 패키지 본체와 다른 재료로 형성된 주변 캐리어 구조를 포함하는 전자 패키지에 관한 것이다.
많은 형태의 패키지는 전자 소자로 공지되어 있으며, 특별히 집적 회로로 공지되어 있다. 전형적으로, 집적 회로는 리드에 결합된 집적 회로 칩으로 구성되는 구조로 패키지되며, 칩 또는 리드의 내부 부분 리드의 외부 부분이 노출되는 패키지 본체를 형성하는 재료에 둘러쌓이고 인캡슐레이트된다. 노출된 리드는 pc(인쇄 회로 : printed circuit)보드에 장착되도록 패키지 소자를 허용하거나 내부 장치 소켓, 다른 접속 시스템에서 패키지 소자를 허용한다.
종래에는 패키지 본체의 재료가 세라믹 및 때때로 금속과 같은 미리 형성된 부품으로 구성되며, 이는 칩 주위에 밀폐하여 결합되며, 재료는 플라스틱이며 플라스틱 주입 및 전이 몰딩 실행으로 리드의 내부 부분 및 칩 주위에 주조된다. 플라스틱 패키지는 일상적으로 밀폐되지 않는다. 어떤 연구는 세라믹 패키지의 부분과 유사한 형태로 집적 회로 주위에 점차적으로 보호되는 프리몰딩 프라스틱 몸체 부분으로 실행된다. 세라믹 패키지는 플라스틱 패키지보다 더 고 양질로 구성되며 수분과 같은 외부 성분에 의해 침공으로부터 보호하며, 또한 세라믹 패키지는 플라스틱 패키지보다 비용이 많이 든다.
집적 회로와 같은 패키지 전자 소자의 다른 문제는 리드의 재료이다. 종래에는 패키지에 대한 리드 프레임은 약 5 내지 10밀리의 비교적 얇은 두께 이었으며, 집적 회로의 결합 패드에서 리드 프레임의 내부 단부까지 전기적인 접속은 박막 선결합에 의헤 완성된다. 최근 몇년 동안, 상당한 관심사는 테이프 또는 박막 리드 프레임을 이용하여 생성되었으며, 폴리아미드 층 또는 다른 플라스틱에 의해서 종종 후퇴되었다. 때때로 테이프는 3층으로 구성되었다. 테이프 리드 프레임은 사진석판 필름상에 프레임과 같이 리드 프레임이 스트립상에 윈도우 형태를 취하며, 결합 과정이 테이프 자동 결합(TAB : Tape automated bonding)과정을 제공하도록 고속으로 자동화될 것이다. 박막 테이프 리드 프레임은 전형적으로 패키지를 보다 적게 만들도록 허락하는 1 내지 3밀리의 두께를 가진다.
상술된 기술을 이용한 전자 패키지는 많은 형태를 취한다. 한 공지된 형태는 패키지 본체의 양측상에 펴지며 접히는 리드를 가진 연장된 패키지 몸체로 구성되는 이중인 라인 패키지(DIP : dual in-line package)이다. 다른 한 형태는 패키지 본체의 4측면에 따라 펴지며 접히는 리드를 가진 평면, 사각, 구형 패키지 본체를 포함하는 플라스틱 리드 칩 캐리어(PLCL : plastic leaeded chip carrier)이다. 또한, 리드의 단부는 리드, 걸윙(qull wing) 또는 표면 장착을 위한 단부 결속, 통구 정착을 위한 스탠드 오프 솔더(stand off shoulders)와 연장된 것과 같이 구성될 것이다.
보다 적은 패키지에서 보다 조밀하게 집적 회로를 제공하는 데에는 일정한 압축이 존재한다는 것은 공지되어 있다. 이것은 패키지 그 자체가 매우 적게 하므로 매우 많은 핀 또는 리드수를 가지는 다른 패키지와 DIP 및 PLCC의 발전을 발생시킨다. 이와 같은 패키지는 취급상 어려움과 파괴되기 쉬운 리드를 가진다. 빈번히 패키지의리드는 용이하게 골곡된다. 이는 TAB 기술이 몇몇의 크기 요건을 해결하는데 이용되지만 보다 박막 리드가 종래 리드 프레임을 이용하여 구성된 리드보다 더 파괴되기 쉽다는 요인이 된다.
집적 회로 패키지의 다른 요건은 집적 회로 패키지가 소비자에 소비되기 이전에 검사되어야 하는 것이다. 패키지에 대한 취급상, 리드에 손상을 피해져야 한다. 게다가, 검사 장비, 특별히 검사 위치는 다른 공간 또는 피치상에 리드 또는 다른 리드수를 포함하는 패키지의 각 형태로 고안되어져야 한다. 또한, 밀 시스템(mil system)상에 위치된 리드를 구비한 패키지가 매트릭(metric)위치 접촉한 검사기상에 검사되지 않는 다른 문제점이 존재한다.
인캡슐레이트 플라스틱 IC를 캐리어 프레임에 이용하여 이들 몇몇 문제는 해결할 수 있다. 먼저, 반도체 다이(die)는 구리 박막 테이프의 다이 부착 개구에 접속된다. 다이 접촉 패드는 테이프상에 상호 접속 핑거(finger) 접촉의 내부 단부에 결합된다. 박막에서 절삭된 핑거 접촉은 탐사(probe)단부에 연장한 외향으로 펴져 있는 부분을 포함한다. 후속 인캡슐레이션에서 댐 바와 같은 기능 및 테이프 단부 및 핑거 접촉부와 접촉하는 상호 접속 크로스 링커가 존재한다. 다이 및 다이 결합은 다이 패키지를 형성하도록 인캡슐레이트 몰드되지만, 동시에, 캐리어 프레임은 다이 패키지의 주변에서 몰드되며 다이 패키지의 주변에서부터 위치된다. 탐사 단부는 탐사 선단이 선단위 다이 및 다이 결합을 검사하도록 프레스하여 프레임의 단부에서 연장하며 프레임에서 슬롯내에 노출된다. 검사에 앞서, 패키지와 캐리어사이의 둥근테에 노출된 상호 접속은 다이 접촉 패드에서 유도한 각 핑거가 구별되도록 공백을 띄우며, 즉 각 다이의 검사 접촉하며 결합이 실행할 수 있도록 결합 핑거에 상호 접속되지 않는다. 견고한 몰드 캐리어 프레임이 핑거의 탐사 단부를 지탱하도록 동작하며 보호되고 검사 동작이나 적재 및 취급 목적을 위해 박막 테이프를 견고하게 한다. 패키지가 장착 되도록 준비한때, 캐리어 프레임 및 탐사 단부가 제거하여 삭제되며, 핑거의 잔여 부분은 pc 보드상에서와 같이 시스템에 상호 접속되도록 리드내로 형성된다.
다이 패키지 및 캐피어 프레임이 동시에 동일 인캡슐런트를 이용하여 몰드되는 것으로 이 해결이 관찰된다. 단지 고 양질의 열 경화성 플라스틱이 전자 패키지에 이용된다. 그래서, 이 제안된 한 문제는 캐리어 프레임의 체적이 여러번, 예를들면 4번 하여 해결되며, 비교적 상당한 고 양질의 다이 패키지의 체적인 값비싼 플라스틱은 캐리어 프레임이 제거될 때 삭제된다.
그러므로, 본 발명의 목적은 리드에 적은 손실의 위험으로 패키지를 안전하게 취급할 수 있는 다수의 양호한 리드 또는 핀을 가진 전자 소자를 위한 패키지를 제공하는 것이다.
본 발명의 실행상 및 다른 목적은 캐리어 구조를 가진 전자 소자 패키지의 한 형태로 제공하는 것이다.
패키지는 전자 소자 결합 영역 주변 둘레에 다수의 리드를 가진 리드 프레임을 가진다. 각각에 리드는 결합 영역 근처의 기부 단부, 결합 영역에서 떨어진 말단부 및 기부 단부와 말단부 사이의 중간 부분을 포함한다. 전자 소자는 리드 프레임에서 리드의 기부 단부에 결합된다. 패키지 본체는 각각 리드에 대한 기부 단부의 최소 일부분 및 전자 소자에 걸쳐 존재하며, 패키지 본체는 제1재료로 구성된다. 캐리어 구조는 최소 몇몇 리드에 대한 말단부의 최소 일부분에 걸쳐 존재하며, 캐리어 구조는 제1재료와 다른 제2재료로 구성된다. 리드의 중간부분에 대한 최소 일부분은 노출되며 다른 어떤 재료로 덮여 있지 않다.
제1도에서는 몰딩후 캐리어 구조(12)가 제거 이전에, 본 발명의 전자 소자 패키지(10)를 도시하며, 캐리어 구조(12)는 패키지 본체(14)를 둘러싸고 있다.
캐리어 구조(12)는 리드(8), 특히 리드의 중간 부분(20)을 노출하여 개구(16)에 의해 패키지 본체(14)에서 떨어져 위치된다. 리드(18)의 말단부(22)는 캐리어 구조(12)의 주변부 위에 둘러싸고 있는 것을 도시하고 있다. 패키지(10)는 패키지 본체(14)와 접촉을 최소화하는 캐리어 구조(12)로 취급될 것이다. 제1도에서 도시한 패키지 (10)는 리드의 말단부(22) 또는 중간 부분(20)에 의해 검사될 것이다. 그러나, 캐리어 링(12)의 체적은 패키지 본체(14)의 체적보다 상당히 더 크며, 캐리어 링(12)이 절삭되어 제거될 때 약간의 재료가 낭비된다는 것을 알 수 있다. 제거된 값비싼 플라스틱의 적당한 양은 링의 크기에 따른다.
본 발명의 관심사는 캐리어 링(12)이 패키지 본체(14)와 재료와 다른 재료가 제공되는 것이다. 예를들면, 캐리어 구조(12)는 비교적 비용이 적은 열가소성 또는 열경화성 플라스틱으로 제조되며, 패키지 본체(14)는 예를들면, 고 양질 공학 플라스틱을 이용하는 것과 같은 외력에 잘 견디는 재료가 필요하다. 이와 같은 고 양질 재료는 낮은 이온, 낮은 알파 함유 재료일 것이며, 특별한 주입 재료 요구하는 플라스틱일 것이다.
그러나, 다른 형태로 캐리어 링(12)은 패키지 본체(14)보다 더 높은 양질 재료로 구성될 것이다. 예를들면, 세라믹 링 및 플라스틱 본체의 경우가 될 것이다. 세라믹 링은 유리로 대체하여 밀봉되는 베이스 및 캡과 같은 1층을 필요로 하며, 패키지 본체는 고 양질 플라스틱 재료로 프리몰드하여 형성될 것이다. 다른 예로, 캐리어 구조는 재 사용할 수 있도록 설계되며, 그래서 고 양질 재료로 형성되며, 패키지 본체는 주입 몰드 재료로 캐리어 구조와 다르게 형성된다.
재료가 다른 예로써, 패키지 본체(14)에 대한 플라스틱은 정상적인 효과를 더하거나 어떤 또는 최대 방사 주파수로 패키지 불투명체를 만들도록 도색된다.
특별히 일반 색조는 검은색이다. 색조 또는 안료 없는 대부분의 플라스틱은 깨끗하며, 반 투명광은 노란 색이다.
그러나, 색조가 캐리어 구조(12)에 이용되는 필요가 존재하기 때문에, 그에 이용된 플라스틱의 비용은 보다 절감될 것이다.
캐리어 구조(12)의 재료는 패키지 본체(14)의 재료와 다른 성질을 이용할 것이다. 예를들면, 패키지 본체(14)에 이용될 플라스틱은 전자 소자(32)에 압력을 경감하는데 활용된 것이며, 캐리어 구조(12)는 예를들면, 리드 프레임(26)의 평탄함을 보존하기 위해 거의 조금 수축되거나 수축되지 않는 플라스틱을 이용하여 리드 왜곡을 최소화하는데 활용될 것이다.
패키지 본체로써 이용하기 적당한 고 양질 플라스틱의 예로 NITTO 180 또는 HYSOL MG 36F 또는 전자 그레이드 에폭시 전자 몰드 합성물질을 포함한다.
이들은 낮은 알파 입자 생성물인 재료이다. 낮은 점성 플라스틱이 양호하다. 캐리어링 재료에 적당한 비교적 더 낮은 품질 플라스틱은 폴리에틸렌, 폴리프로필렌, 폴리스티렌, ABS 수지, 열가소성 탄성 중합체, 페놀릭 사출 성형 합성물, 기타 다른 형태를 포함한다.
전자 소자 패키지(10)의 내부 구조는 제5도에 참조하여 더 세부적으로 서술될 것이다. 제5도에서 도시한 전자 소자 패키지 (24)는 전자 소자 결합 영역(28) 주변에 다수의 리드(18)를 구비하는 리드 프레임(26)을 가진다. 상기 리드 프레임(26)은 비교적 두꺼운 금속 또는 박막 태이프 또는 이들 들의 결합물로써 구성된다. 각 리드는 결합 영역(20) 근처의 기부 단부(30), 결합 영역(20)에서 떨어진 말단부(22) 및 기부 단부(3)와 말단부(20)사이의 중간 부분(20)을 가진다.
리드(18)는 리드의 기부 단부(30)에서 리드의 말단부(2)까지의 폭과 외향방향으로 펴져 있다. 상기 구성은 집적 회로 칩(32)상에 결합 패드의 공간, 중간 부분(20)(패키지의 형성)말단부를 다른 크기 및 다른 피치로 구성할 수 있도록 허용한다. 선택적으로 주변 검사 패드(34)를 포함할 수 있는 말단부(22)의 공간이 다수의 다양한 다른 종류의 패키지와 리드의 피치를 동일한 비품에 의해 검사될 수 있도록 허용하는 표준 크기 및 피치로 구성될 것이다.
리드(18)는 전체 프레임(26)의 프레임 구성과 같이, 리드(20)의 중간 부분(20) 사이나 주변 검사 패드(34)사이에서 상호 접속이나 댐 바를 어셈벌리하는 동안 상대적 위치로 유지된다. 폴리이미드 테이프는 상대적 위치에서 리드를 유지하는데 이용될 것이다. 본 발명의 한계 부분이 존재하지 않으며 도시되지 않는 상술한 상호 접속은 분리 리드(18)이 부족함으로 보호하도록 전자 소자(32)의 검사 이전, 삭제, 제거되는 구성이 필요하다.
캐리어 구조(38)의 폿프린트(36)는 주변 검사 패드(34)가 검사 목적을 위해 캐리어 구조 외향으로 남아 있는 것을 지시하도록 리드 프레임(26)에 겹쳐 놓았다.
캐리어 구조(38)는 최상부 부분(40) 또는 최하부 부분(42) 또는 패키지 본체를 형성하도록 점차적으로나 열적으로 밀봉된 캡(44) 및 베이스(46)을 제공하여 동시에 또는 다른 시간에 리드 프레임(26)에 접차적으로나 열적으로 부가된 프리몰드 부분의 양 부분으로 구성된다. 또한, 재료의 양질 및 특성과 최상부 및 최하부 부분(40,42)의 밀동이 다를 것이며, 베이스(46) 및 캡(44)의 재료보다 비용이 덜 들 것이다. 외부 다이 재료는 패키지 본체의 프리몰드 캡(44)와 베이스(46)외부에 인가될 것이다. 패키지 본체의 캡 (44)과 베이스(46)는, 캡(44)과 베이스(46)를 밀봉하기 위한 방법이 캐리어 구조(38)를 손상을 가하지 않도록 손수하게 점착되거나 저온에서 획득된다면, 세라믹 재료로 실행 가능하며, 캐리어 구조(38)의 형성에 앞서 통상적으로 고온에서 실행된다.
또한, 제1도의 전자 소자 패키지(10)는 제2도에서 도시한 바와 같이 몰드(48)를 이용한 다수의 플라스틱 패키지를 위해 이용되는 주입 몰딩에 의해 획득될 것이다. 금속으로 주의깊게 가공된 몰드(48)는 패키지 본체를 위한 몰드 캐비티, 캐리어 구조를 위한 몰드 캐비티(52)를 포함한다. 캐리어 구조가 제1도에서 도시한 바와같은 폐쇄링 구성을 하도록 허용하는 몰드로 고안 가능하면, 상기 몰드는 몰드(48)보다 비용이 덜 들게 제조될 것이며, 캐비니(50,52)는 공동면으로 된다. 캐비티(50,52)는 몰드 재료를 캐비티(50,52)내로 삽입되도록 게이트를 허용할 것이며, 게이트는 폐쇄된 링 내부로 삽입하기 어렵다. 그러나, 캐비티(52)는 캐비티(50)의 게이트(54)가 소자에 도달하도록 허용하는 몇몇 점에서 개구(55)를 형성하도록 삭제될 것이다. 분리 게이트(56)는 보다 싼 열가소성 또는 열경화성 재료를 캐비티(52)에 공급할 것이다.
몰드(48)에 의해 발생될 수 있는 패키지(58)는 제3도에서 도시되며 캐리어 구조(62)에 의해 둘러쌓인 패키지 본체(60)를 가진다. 캐리어 구조(62)는 갭부(64)를 가지며 상기 갭부(60)는 패키지 본체(60)을 형성하도록 게이트(54)가 플라스틱을 유도할 것이다.
물론, 게이트(54,56)에서 나머지 플라스틱 재료는 각각 패키지 본체(60)과 캐리어 구조(62)에서 삭제된다.
게이트(54)에서 나머지 플라스틱 재료가 제거된 후 형성된 경사 표면(66)은 일정 간격으로 새기는데 예를들면, 자동 조립 라인으로서 공헌할 것이다. 반면, 캡(64)은 전체 패키지(58)를 새기도록, 예를들면 자동 검사 절차로써 공헌할 것이다.
캐리어 구조(62)는 제1도의 패키지(10)에서 도시한 전체 링 구조(12)만큼 견고하지 못한 반면, 손상을 보호하도록 충분한 강도 및 견고성과 리드(18)의 상대적 동작을 제공한다.
다이(32)와 리드 프레임(26)을 인캡슐레이트하는 경우에, 분리 또는 링형의 패키지 본체(60) 및 캐리어 구조(62)는 상술한 바와같은 동시적인 아닌 분리 인캡슐레이터 단계로 실행될 것이다. 상기 순차적인 절차는 동시적으로 양 몰딩 동작을 실행하는 것보다 비용이 많이드는 반면, 캐리어 구조에 대한 덜 값비싼 재료를 이용하여 비용을 적게할 수 있다.
본 발명의 다른 형태로, 제5도의 패키지(24)는 캐리어 구조(38)와 같은 프리몰드된 최상부 부분(40) 또는 프리몰드된 최하부 부분(42)을 요구하도록 수정될 것이다.
리드(18)는 캐리어 구조(38)에 의해 일실적으로 저장되므로, 말단부(22)가 완전히 인캡슐레이트 되도록 할 필요는 없다. 그러나, 본 발명의 다른 형태로, 리드(18)의 말단부(22)는 완전히 인캡슐레이트될 것이다. 그와같은 경우에, 중간 부분(20)은 검사목적으로 접촉된 리드(18)의 부분이 될 것이다.
제4도에서 도시한 배열에서, 캐리어 구조(68)는 리드(18)의 말단부(22)를 적용시키도록 글루브 및 슬롯(70)으로 제공될 것이다. 프레임(26)의 말단부(22)는 제4도에서 도시한 바와같은 캐리어 구조에 점차적으로나 열적으로 부착될 것이다. 글루브(70) 및 리드(18)의 폭은 리드를 슬롯(70)내로 간단하게 적당한 억압을 허용하는 방법으로 고안될 것이다. 적당한 조립 및 제거 설비로, 상기 캐리어 구조(68)는 패키지의 다양성으로 다시 제거되며 재이용될 것이다. 적당한 억압 캐리어 구조(68)는 리드(18) 사이의댐 바/상호 접속의 제거후 실행될 것이며 검사하며 리드의 형성에 앞서 패키지 본체를 폐쇄한다. 링이나 분리 링형에서 캐리어 구조의 이용은 임의적이다. 전자 소자 결합 영역 주위의 리드 프레임 구성에서 리드의 구조에 기인하여, 캐리어 구조는 패키지 주위에 편리하다. 그러나, 캐리어 구조 다른 형태로써 표현된다. 예를들면, 캐리어 구조는 패키지의 4측상에 리드를 피복하는 4변형 패키지와 각각에 대한 4측면상에 4각 스트립의 형을 취할 것이다. 메모리 다이와 같은 몇몇 집적 회로 다이는 다이의 두 측면상에 결합 패드를 가지므로, 캐리어 구조의 4각 스트립형이 특별히 전자 소자의 이들 형태로 적당할 것이다.
본 발명의 방법에 대한 분별수는 상술되었으며, 바람직한 최종 구조 또는 선택된 조립 방법에 따라 본 발명의 범위내에서 가능할 것이다. 예를들면, 표1는 패키지 본체와 캐리어 구조에 대한 다른 구성수를 예시하여 패키지 본체와 캐리어 구조에 대한 형성 관계가 동시적 동작인가 순차적 동작인 것을 표시한다. 순차적인 동작의 경우에, 순서는 문제가 되지 않으며 요구된 온도 주기에 따를 것이다. 예를들면, 세라믹 패키지 본체와 열 가소성 캐리어 구조가 결합하는데 이용되면, 몇몇 세라믹 패키지를 밀봉하는데 보다 고온이 보다낮은 용해점을 가진 열 경화성 캐리어 구조에 손상을 가하므로, 세라믹 패키지 본체가 처음 형성되며 열 경화성 캐리어 구조가 후속으로 형성된다.
Figure kpo00001

Claims (2)

  1. 캐리어 구조를 가진 패키지형 전자 소자에 있어서, 전자 소자 결합 영역 주변을 둘러싸고 있으며, 각각 상기 전자 소자 결합 영역 근처의 기부 단부와, 상기 전자 소자 결합 영역에서 떨어진 말단부, 및 상기 기부 단부와 말단부 사이의 중간 부분을 가진 다수의 리드를 구비하는 리드 프레임과, 상기 리드 프레임에서 상기 리드의 기부 단부에 결합된 전자 소자와, 상기 전자 소자 및 상기 각 리드 기부 단부의 최소한 일부분에 걸쳐 있는 패키지 본체, 및 최소한 상기 몇몇 리드 말단부의 최소한 일부분에 걸쳐 있으며, 주변 소자(periphery)를 갖는 캐리어 구조를 구비하며, 상기 리드 중간 부분의 최소한 일부분이 노출되고 상기 패키지 본체 또는 캐리어 구조중 어느 것에 의해서도 구비되어 있지 않으며 최소한 상기 몇몇 리드의 최말단부가 주변 테스팅 패드를 형성하도록 상기 캐리어 구조 주변 소자 외부까지 연장되는것을 특징으로 하는 캐리어 구조를 가진 패키지형 전자 소자.
  2. 캐리어 구조를 가진 패키지형 전자 소자를 제조하는 방법에 있어서, 전자 소자 결합 영역 주변을 둘러싸고 있으며, 각각 상기 전자 소자 결합 영역 근처의 기부 단부와 , 상기 전자 소자 결합 영역에서 떨어진 말단부, 및 상기 기부 단부와 말단부 사이의 중간 부분을 가진 다수의 리드를 구비하는 리드 프레임을 제공하는 단계와, 상기 리드 프레임에서 상기 리드의 기부 단부에 전자 소자를 결합하는 단계와, 상기 전자 소자, 및 상기 각 리드 기부 단부의 최소한 일부분에 걸쳐 패키지 본체를 제공하는 단계, 및 최소한 몇몇 리드의 최말단부가 주변 테스팅 패드를 형성하기 위해 캐리어 구조 주변 소자밖으로 연장되도록 상기 최소한 몇몇리드의 말단부의 최소한 일부분에 걸쳐 주변 소자를 가진 캐리어 구조를 제공하는 단계를 포함하며, 최소한 상기 리드의 중간 부분의 일부분이 상기 패키지 본체 또는 캐리어 구조로 덮여지지 않고 노출되어 있는 것을 특징으로 하는 캐리어 구조를 가진 패키지형 전자 소자 제조 방법.
KR1019880017869A 1988-01-04 1988-12-30 전자 소자 패키지 및 제조방법 KR970006531B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/141,013 US4837184A (en) 1988-01-04 1988-01-04 Process of making an electronic device package with peripheral carrier structure of low-cost plastic
US141,013 1988-01-04

Publications (2)

Publication Number Publication Date
KR890012380A KR890012380A (ko) 1989-08-26
KR970006531B1 true KR970006531B1 (ko) 1997-04-29

Family

ID=22493764

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880017869A KR970006531B1 (ko) 1988-01-04 1988-12-30 전자 소자 패키지 및 제조방법

Country Status (7)

Country Link
US (1) US4837184A (ko)
JP (1) JP2553924B2 (ko)
KR (1) KR970006531B1 (ko)
GB (1) GB2213640B (ko)
HK (1) HK87795A (ko)
MY (1) MY103475A (ko)
SG (1) SG30558G (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234866A (en) * 1985-03-25 1993-08-10 Hitachi, Ltd. Semiconductor device and process for producing the same, and lead frame used in said process
JPH065637Y2 (ja) * 1988-02-12 1994-02-09 コーア株式会社 チップ部品
US5260601A (en) * 1988-03-14 1993-11-09 Texas Instruments Incorporated Edge-mounted, surface-mount package for semiconductor integrated circuit devices
US5182631A (en) * 1988-04-15 1993-01-26 Nippon Telegraph And Telephone Corporation Film carrier for RF IC
US5344600A (en) * 1989-06-07 1994-09-06 Motorola, Inc. Method for encapsulating semiconductor devices with package bodies
US5023202A (en) * 1989-07-14 1991-06-11 Lsi Logic Corporation Rigid strip carrier for integrated circuits
US5150196A (en) * 1989-07-17 1992-09-22 Hughes Aircraft Company Hermetic sealing of wafer scale integrated wafer
US5115912A (en) * 1990-03-27 1992-05-26 R. H. Murphy Co., Inc. Electrical component carrier with shock absorbing means
US5036381A (en) * 1990-06-15 1991-07-30 Motorola, Inc. Multiple electronic devices within a single carrier structure
US5114880A (en) * 1990-06-15 1992-05-19 Motorola, Inc. Method for fabricating multiple electronic devices within a single carrier structure
KR940002444B1 (ko) * 1990-11-13 1994-03-24 금성일렉트론 주식회사 반도체 소자의 패키지 어셈블리 방법
JPH081917B2 (ja) * 1991-01-22 1996-01-10 株式会社東芝 フィルムキャリアテ−プ
US5132773A (en) * 1991-02-06 1992-07-21 Olin Corporation Carrier ring having first and second ring means with bonded surfaces
US5175007A (en) * 1991-05-28 1992-12-29 Motorola, Inc. Mold assembly with separate encapsulating cavities
US5213748A (en) * 1991-06-27 1993-05-25 At&T Bell Laboratories Method of molding a thermoplastic ring onto a leadframe
US5210375A (en) * 1991-06-28 1993-05-11 Vlsi Technology, Inc. Electronic device package--carrier assembly ready to be mounted onto a substrate
US5221812A (en) * 1991-06-28 1993-06-22 Vlsi Technology, Inc. System for protecting leads to a semiconductor chip package during testing, burn-in and handling
JPH05243455A (ja) * 1992-03-02 1993-09-21 Fujitsu Ltd 半導体装置及びその製造方法
US5256598A (en) * 1992-04-15 1993-10-26 Micron Technology, Inc. Shrink accommodating lead frame
US5352633A (en) * 1992-06-02 1994-10-04 Texas Instruments Incorporated Semiconductor lead frame lead stabilization
JP2763234B2 (ja) * 1992-06-23 1998-06-11 株式会社東芝 半導体装置
US5359225A (en) * 1992-11-06 1994-10-25 Intel Corporation Thin, high leadcount package
GB2274351A (en) * 1993-01-19 1994-07-20 Digital Equipment Int I.C.Chip carriers
US5661900A (en) * 1994-03-07 1997-09-02 Texas Instruments Incorporated Method of fabricating an ultrasonically welded plastic support ring
US6518088B1 (en) * 1994-09-23 2003-02-11 Siemens N.V. And Interuniversitair Micro-Electronica Centrum Vzw Polymer stud grid array
US5929517A (en) 1994-12-29 1999-07-27 Tessera, Inc. Compliant integrated circuit package and method of fabricating the same
US5696033A (en) * 1995-08-16 1997-12-09 Micron Technology, Inc. Method for packaging a semiconductor die
US5608359A (en) * 1995-10-10 1997-03-04 Motorola, Inc. Function-differentiated temperature compensated crystal oscillator and method of producing the same
US5817207A (en) 1995-10-17 1998-10-06 Leighton; Keith R. Radio frequency identification card and hot lamination process for the manufacture of radio frequency identification cards
JP2933554B2 (ja) * 1996-11-28 1999-08-16 九州日本電気株式会社 半導体装置およびその製造方法
GB2320132A (en) * 1996-12-04 1998-06-10 Ibm Handling electronic modules
US5821607A (en) * 1997-01-08 1998-10-13 Orient Semiconductor Electronics, Ltd. Frame for manufacturing encapsulated semiconductor devices
US5888849A (en) * 1997-04-07 1999-03-30 International Business Machines Corporation Method for fabricating an electronic package
US6271102B1 (en) * 1998-02-27 2001-08-07 International Business Machines Corporation Method and system for dicing wafers, and semiconductor structures incorporating the products thereof
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
DE10297316T5 (de) * 2001-10-09 2004-12-09 Tessera, Inc., San Jose Gestapelte Baugruppen
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
US6891276B1 (en) * 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
DE10348253B3 (de) * 2003-10-16 2005-02-17 Robert Bosch Gmbh Verfahren zum Einkleben eines Chips in ein Premold-Gehäuse und zugehöringe Vorrichtung
CN101295660B (zh) * 2007-04-29 2011-03-23 中芯国际集成电路制造(上海)有限公司 芯片封装块定位装置、固定装置和解封装装置
US8319247B2 (en) * 2010-03-25 2012-11-27 Koninklijke Philips Electronics N.V. Carrier for a light emitting device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3267335A (en) * 1963-08-14 1966-08-16 Texas Instruments Inc Carrying fixture for miniature circuit components
US4102039A (en) * 1977-02-14 1978-07-25 Motorola, Inc. Method of packaging electronic components
JPS5519817A (en) * 1978-07-28 1980-02-12 Hitachi Ltd Integrated circuit lead protecting device
JPS60195959A (ja) * 1984-03-19 1985-10-04 Hitachi Ltd リ−ドフレ−ムおよびその製造方法
US4701781A (en) * 1984-07-05 1987-10-20 National Semiconductor Corporation Pre-testable semiconductor die package

Also Published As

Publication number Publication date
JP2553924B2 (ja) 1996-11-13
GB2213640B (en) 1992-03-18
SG30558G (en) 1995-09-18
MY103475A (en) 1993-06-30
GB8829795D0 (en) 1989-02-15
JPH01206658A (ja) 1989-08-18
GB2213640A (en) 1989-08-16
HK87795A (en) 1995-06-09
US4837184A (en) 1989-06-06
KR890012380A (ko) 1989-08-26

Similar Documents

Publication Publication Date Title
KR970006531B1 (ko) 전자 소자 패키지 및 제조방법
US4897602A (en) Electronic device package with peripheral carrier structure of low-cost plastic
US4303934A (en) Molded lead frame dual in line package including a hybrid circuit
US5012386A (en) High performance overmolded electronic package
TWI604577B (zh) 開口腔體塑料封裝
US20060157838A1 (en) Multimedia card and transfer molding method
KR100270888B1 (ko) 노운 굿 다이 제조장치
JPH05343588A (ja) 一部モールド型ｐｃｂチップキャリヤタイプパッケージ
US6291263B1 (en) Method of fabricating an integrated circuit package having a core-hollowed encapsulation body
WO1993018546A1 (en) Molded ring integrated circuit package
KR900003827B1 (ko) 집적회로 모듀울에 대한 표면고정 패키지
EP1420458A2 (en) Semiconductor device package and method of manufacture
CN112366143B (zh) 一种开封方法
US7553680B2 (en) Methods to provide and expose a diagnostic connector on overmolded electronic packages
US6372553B1 (en) Disposable mold runner gate for substrate based electronic packages
US5304738A (en) System for protecting leads of a semiconductor chip package during testing, burn-in and handling
JPH04357858A (ja) 半導体装置
JPH0936155A (ja) 半導体装置の製造方法
JPH0888292A (ja) 片面樹脂封止型半導体パッケージ並びに片面樹脂封止型半導体装置及びその製造方法
KR100193139B1 (ko) 반도체 세라믹 패키지
KR100453992B1 (ko) 프리몰드형 반도체 패키지 및 그 제조방법
US20200343153A1 (en) Two-step molding for a lead frame
JPH05243448A (ja) 集積回路用パッケージ
JP2593971B2 (ja) 樹脂封止用金型および樹脂封止方法
JPH01187846A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20000329

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee