KR970003281Y1 - 칩 인덕터 - Google Patents

Abstract

내용없음.

Description

칩 인덕터

제1도는 (a) 내지 (e)는 종래의 칩형 인덕터 제조과정의 한 형태를 보인 평면도 및 단면도.

제2도는 (a) 내지 (i)는 종래의 칩형 인덕터 제조과정의 다른 형태를 보인 평면도 및 단면도.

제3도는 (a) 내지 (n)은 본 고안 칩 인덕터 제조과정의 대한 평면도.

제4도는 제3도의 (m)에 대한 C-C선 단면도.

제5도는 본 고안 칩 인덕터의 사시도.

제6도는 인접하는 도전패턴간의 기생 캐퍼시턴스를 보인 도면.

제7도는 본 고안 및 종래 기술에서의 주파수-임피던스 선도.

* 도면의 주요부분에 대한 부호의 설명

11-17 : 자성체층 h-n : 도전패턴

본 고안은 표면실장이 가능한 적층 칩(chip)형태의 인덕터(inductor)구조에 관한 것으로, 특히 복수매의 시트상 자성체층 사이에 형성되는 코일용 도전패턴의 인접자성체층간 권회궤적에 차이를 두되 한층 걸러서는 동일한 권회적을 취하도록 하여 내부전극의 합선우려를 배제토록 한 칩 인덕터에 관한 것이다.

일반적인 형태의 인덕터 구조는 페라이트 코어(core)의 주위에 도선을 권회한 형태로 이루어져 있어 그 부피가 크기 때문에 소형화가 곤란하고, 특히 콘덴서 부품과 결합하여 회로를 구성하여야 할 경우에는 결합소자들간의 구조상의 차이점에 기인하여 회로구성이 곤란하다는 문제점이 있다.

한편, 최근에 이르러 대부분의 전자기기들이 고집적화의 경향을 취하고 있으며, 또한 제조공정의 자동화를 위하여 구성부품을 인쇄기판상에 집적시키는 표면실장화의 추세로 나아가고 있는 실정을 감안하여 볼 때 상기 종래의 인덕터가 지니고 있는 구조상의 문제점은 커다란 결점으로 작용하게 된다.

이같은 종래의 인덕터가 지니고 있는 구조상의 문제점을 감안하여 일본의 TDK사에 의해 개발된 기술로서 인덕터와 콘덴서를 단일 칩내에 구성한 LC복합부품에 대한 기술이 일본 실용신안공보 소63-39968호와 일본을 순차적층해서 인덕터를 칩화하는 기술에 대해 개략적으로 살펴보면 다음과 같다.

먼저, 전자의 LC복합부품에서 칩형 인덕터를 제조하는 공정을 제1도의 (a) 내지 (e)의 제조공정에 의거 살펴보면, 제1도의 (a)에서와 같이 자성체 분말을 유기결합제 및 용매와 혼합시켜 얻은 슬러리를 닥터 블레이드(doctor-blade)로 시트상으로 성형한 자성체층(1)상에 일단부가 자성체층(1)의 외측단부로 노출된 일자형 도전패턴(a)이 형성된 상태에서 그 위에 (b)에서와 같이 도전패턴(a)의 단부(a')만이 노출된 채로 일자형 도전패턴(a)이 형성된 상태에서 그 위에 (b)에서와 같이 도전패턴(a)의 단부(a')만이 노출된 채로 자성체층(2)이 적층된다.

이어서 (c)와 같이 대략 L자형의 도전패턴(b)이 우변과 상변부측에 걸쳐 형성되되 그 좌측단부는 이미 형성된 도전패턴(a)의 단부(a')와 연결된 상태를 유지하게 되며, 다시 도전패턴(b)의 단부(b')만을 노출시킨채 자성체층(3)이 적층되어 (d)와 같은 상태로 된다.

한편, (e)는 (d)의 A-A선 단면도로서 이는 압축성형에 의해 자성체층과 도전패턴의 적층이 일단 완료되어 (f)와 같은 적층체(S)로 된다.

그런데, 이와같은 종래의 칩형 인덕터 적층구조에 있어서는 제1도의 (e) 및 (f)의 단면도에 나타난 바와같이 최종 인덕터 부품의 성형시 자성체층이 겹쳐진 중앙부근은 외측단부에 비해 높은 충전밀도를 나타나게 되고, 이에 따라 소성공정시 제거되는 가스상이 적층체의 내부로부터 충진밀도가 낮은 외측단부쪽으로 급격히 이동하는 과정에서 자성체층의 탈층화를 유발시키거나 소결후 소결수축율 차이에 기인하는 제품의 변형을 가져올 우려가 높다는 결점을 지니고 있다.

다음, 후자의 일본 특허공보 소63-54206호에 의해 칩형 인덕터가 제조되는 공정을 제2도의 (a) 내지 (i)의 제조공정도에 의거 살펴보면 다음과 같다.

(a)와같이 자성체층(4)위에 일단부가 자성체층(4)의 외측으로 노출된 대략 J자 형성의 도전패턴(c)이 형성된 다음 그 위의 좌측반부에 도전패턴(c)의 일부분만을 남긴 채 자성체층(5)이 형성되어 (b)와 같이 되고, 다시 일부분이 남겨진 도전패턴(c)에 연장하여 J자 형상의 도전패턴(d)이 형성되어 (c)와 같은 형태로 되며, 이번에는 (d)에서와 같이 우측반부에 자성체층(6) 적층되어 도전패턴(d)의 일부분만을 노출시킨 상태로된다.

이후의 적층과정으로서의 (e) 내지 (h)에 이르는 과정은 상기 (a) 내지 (d)에 이르는 과정과 동일하게 수행되어 J자형상의 도전패턴(e)(f)과 반쪽크기의 자성체층(7)(8)이 순차적층 되어진다.

이같은 과정을 통하여 형성된 적층체(S')는 제2도의 (I)에 나타난 바와같은 단면구조를 나타낸다.

그러나, 상기의 적층방법을 통하여 형성된 적층체는 제2도의 (i)에 나타난 단면구조에서 알 수 있듯이 자성체층이 서로 겹쳐지지 않도록 절반의 크기로 이루어진 자성체층을 교호로 적층하는 방식을 취함에 따라 적층체의 내외부간 충진밀도차이에 따른 탈층화나 소결수축에 의한 변형의 염려는 줄어들게 되나 내부전극을 구성하는 도전패턴이 자성체층의 경계부에서 서로 접촉하여 합선을 일으킬 우려가 높다는 점이 결점으로 지적되고 있다.

또한 상기 일본특허에서와 같이 자성체층을 교호 적층하고 인쇄하여 내부전극을 연결시키는 방법과는 달리 자성체층에 관통공(through hole)을 형성시키고 이 관통공을 통하여 윗층과 아래층의 내부전극을 연결시켜 코일상의 전극을 구성하는 방법이 일본 공개실용신안공보 평1-179412호에서 알려지고 있다. 이와 같은 방법은 상술한 바와 같은 문제점을 일으키지는 않으나 다음과 같은 단점을 가지고 있다.

즉, 관통공을 형성시켜야 하는 추가적인 공정이 필요하며, 이 관통공을 형성시키기 위하여 펀칭등의 기계적 방법을 사용할 경우 관통공 주위의 자성체등에 균열이 발생하기 쉽고, 이에 따라 최종 소결체에 균열 및 기계적강도 저하와 같은 구조적 문제점이 발생될 수 있다. 또한 자성체층의 평면상에 전극을 형성시키는 전극용 도료(paste)와는 성질이 다른 전극용 도료를 사용하여 관통공을 채워야 하는 바, 이는 평면상에 형성된 전극의 경우 통상 수십 미크론 밖에 안되는 두께 방향으로만 접촉하고 있기 때문에 소성수축시 자성체층과의 결합력이 약하게 되어 소결체와 서로 박리되기 쉽기 때문이다.

또한 관통공을 채우고 있는 전극과 자성체상에 평면으로 인쇄된 전극과의 소성수축의 차이에 기인하는 단락현상이 발생되기 쉬운 단점도 있다.

또한, 내부 전극이 코일상을 이루어 인덕터로 작용하게 될 경우 등 가회로적으로는제6도와 같이 인접한 패턴사이에 기생 캐퍼시턴스가 존재하게 된다. 이와 같은 기생 캐퍼시턴스에 의하여 주파수가 증가하게 되고 이에따라 인덕터 고유의 자연공명주파수보다 훨씬 낮은 주파수에서 LC공진이 발생하기 때문에 인덕터로서의 사용 주파수가 제한을 받게 된다.

이와 같은 LC공진은 다음의 식으로부터 알 수 있듯이 기생 캐퍼시턴스가 증가하면 그 공진이 더욱 낮은 주파수에서 발생하게 된다.

공진주파수 fo=

여기서 기생 캐퍼시턴스값은 상하 전극의 겹쳐지는 면적에 비례하고 전극간의 간격에 반비례하는 바, 상술한 일본특허와 같이 자성체층을 교호 적층하는 방법과 일본 실용신안과 같이 관통공을 형성시키는 방법으로 제조된 인덕터의 경우에는 어떠한 방법을 사용하더라도 코일상으로 형성되는 내부전극이 같은 궤적을 이루게 되며, 이에 따라 상하 전극의 겹쳐지는 면적이 커지고 전극간의 간격이 좁아지므로 기생 캐퍼시턴스값이 커지게 되어 결국 기생 캐퍼시턴스값의 증가에 따라 LC공진이 낮은 주파수에서 발생하게 되므로 제7도에 도시한 바와 같이 사용가능 주파수의 대역이 낮고 좁아지게 되는 문제점이 있다.

즉, 일본 실용신안의 구조에서는 평면에서 투시하여 보았을 때 전극패턴의 궤적이 좌측궤적과 우측궤적이 각각 완전히 겹쳐지게 되므로 전극간의 겹쳐지는 면적이 매우 넓을 뿐만 아니라 전극간의 거리는 거의 0에 가깝게 되는 것이다.

따라서, 본 고안은 상기 종래의 칩형 인덕터 구조가 지니고 있는 탈층화 및 변형의 문제점과 내부전극의 합선우려를 해소하기 위하여 안출된 것으로, 복수매의 시트상 자성체층상에 인쇄되는 도전패턴의 권회궤적에 변화를 주어 인접 자성체층간에는 상이한 궤적을 취하되 한층 걸러서는 동일한 궤적을 갖도록 도전패턴을 인쇄하여 구성함으로써 전극간의 기생 캐퍼시턴스값을 감소시켜 사용가능한 주파수를 고주파 대역으로 확장할 수 있도록 한 칩 인덕터를 제공하려는 것이다.

본 고안에서 사용되는 자성체층은 Fe2O3를 주성분으로 하는 페라이트 자성체 분말에 메틸셀룰로즈, 부트랄, 아크릴수지등의 바인더 및 용제가 첨가되어 이루어진 슬러리를 테이프 캐스팅(tape-casting)한 것으로서 두께가 수십㎛의 시트상으로 이루어진다.

그리고, 도전패텅용 도체로는 Ag-pd합금이나 Ag 페이스트가 사용된다.

이와 같은 본 고안 칩 인덕터 구조 및 제조과정을 제3도의 (a) 내지 (n)의 공정도에 의거 상세히 설명하면 다음과 같다.

제3도의 (a)에서 (n)에 이르는 과정은 최하부의 자성체층으로부터 그위에 도전패턴과 자성체층을 순차적으로 적층시켜 나아가는 단계별 공정을 평면도로 나타내고 있는 것으로, (a)와같이 자성체층(11)위에 일단부가 자성체층(11)의 외측단부로 노출된 대략 J자 형상의 도전패턴(h)가 일차적으로 인쇄되고, 그 위로 자성체층(11) 좌측반부를 커버하는 크기의 자성체층(12)이 적층되어 (b)와 같이 도전패턴(h)의 일부분만이 노출된 상태가 된다.

다음, (c)에서와 같이 일부분만 남아있는 도전패턴(h)의 단부에 다시 J자 형상의 도전패턴(i)이 인쇄된 후에 이번에는 우측반부를 커버하는 자성체층(13)이 적층되어 도전패턴(i)의 일부분만이 남겨진 상태로 된 (d)와 같이된다.

이어서, 도전패턴(i)의 단부에 J형상의 또 다른 도전패턴(j)이 연장형성됨에 있어 (e)에 도시된 바와같이 상부의 원호상 도전패턴부가 이루는 궤적이 상기 (a)단계의 공정에서 인쇄된 그 아래층의 도전패턴(h)의 궤적에 비해 적어도 도전패턴의 폭만큼 안쪽이나 바깥쪽으로 치우치게 유지되도록 형성되도록 한다.

이후, 앞서 설명된 바의 공정과 동일한 공정을 반복적으로 수행하여 차례로 자성체층(14-17)과 도전패턴(h-n)을 형성시켜 나아가되 인접하는 자성체층 상하부에 인쇄되는 도전패턴의 궤적중 원호상부분이 수직으로 일직선상에 놓이지 않게끔 형성함과 동시에 한층 건너서는 동일한 도전패턴의 궤적을 유지하도록 하여 (f)공정에서부터 (M)공정에 이르기까지의 적층작업을 수행하게 된다.

특히, (m)단계에서 도전패턴(n)은 그 단부가 자성체층(17)의 외측으로 노출형성되며 도전패턴(n)의 인쇄후에 마지막으로 최하층의 자성체층(11)과 동일한 크기의 자성체층(18)이 상부에 복개되어 일단 적층체의 적층이 완료된다.

본 고안에서의 자성체층과 도전패턴의 적층 및 인쇄과정은 각각의 자성체층을 순차적으로 적층시켜 가면서 도전패턴을 형성시키는 형태를 취하거나, 각기 상응하는 도전패턴이 형성된 자성체층을 150-300㎏/㎠의 압력으로 50∼100℃의 온도에서 일괄하여 적층하는 형태를 택하여 수행하는 것이 바람직한 바, 이와같은 적층체의 단면구조는 제3도의 (m)에 대한 C-C선 단면도인 제4도에 나타나 있다.

제4도에 도시된 바와같이, 자성체층(11-17)의 사이사이에 위치하는 도전패턴(i)(m)은 대략 자성체층의 두께길이 만큼 떨어진 위치에 형성된다.

도전패턴을 포함한 자성체층의 적층이 완료되면 적층체를 소정의 크기로 절단하여 약 500℃에서 24시간 내지 48시간 가량 유지시킴으로써 자성체 내부의 유기결합제를 제거하고, 이어서 850∼950℃에서 적층체의 동시소결을 수행함으로써 적층소결체의 제조가 완료된다.

다음, 이같이 소결이 완료된 소결체는 그 양단부에 니켈등으로 외부전극(19)(19)이 도금되어 제5도에 도시된 바와같은 본 고안 칩 인덕터가 얻어지게 된다.

본 고안의 칩 인덕터는 적층구조를 이루는 자성체층 사이사이에 형성된 도전패턴의 층간 인쇄궤적에 변화를 가하여 도전패턴의 접촉에 의한 합선의 우려를 배제하고 있을 뿐만 아니라 적층사성체층이 서로 겹쳐지지 않도록 하여 종래의 칩 인덕터가 지니고 있는 결점인 탈층화나 변형의 위험에서 벗어나게 되므로 제품의 신뢰도가 향상된다는 이점이 있다.

본 고안에서는 인접층간의 전극패턴이 서로 겹쳐지지 않기 때문에 겹쳐지는 상하전극의 면적이 거의 없고 전극간의 간격도 크게 증가하기 때문에 기생 캐퍼시턴스값을 최소화할 수 있고, 이에 따라 같은 인덕턴스값을 갖는 인덕터인 경우 종래의 인덕터에 비하여 사용가능 주파수를 고주파 대역으로 확장할 수 있다. 제7도는 같은 원료를 사용하여 6회 권선하여 1.0μH를 구현한 것으로서 종래의 방법으로 만든 인덕터와 본 고안에 의한 인덕터의 주파수에 따른 임피던트값의 변화를 나타낸 것으로 상술한 일본특허 및 실용신안에 의한 것에 비하여 사용가능한 주파수 대역이 고주파 대역으로 확장됨을 알 수 있다.

Claims (1)

1. 복수매의 자성체층을 순차 교호 적층하며 각층마다 J자형 도전패턴을 90°씩 변위시켜 형성하는 것에 의해 도전패턴이 코일상의 내부전극을 구성하도록 한 것에 있어서, 상기 도전패턴들의 궤적이, 인접하는 자성체층에서는 상이하며, 한층 걸러서는 도전패턴 전체부위가 동일하도록 배열하여 도전패턴의 겹쳐지는 면적을 좁게함과 아울러 패턴간의 거리를 넓게 하여서 됨을 특징으로 하는 칩 인덕터.