KR960701508A - 레일과 레일사이의 성능이 개선된 cmos 연산 증폭기(cmos operational amplifier with improved rail to rail performance) - Google Patents

레일과 레일사이의 성능이 개선된 cmos 연산 증폭기(cmos operational amplifier with improved rail to rail performance) Download PDF

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Abstract

CMOS 일정 이득 연산 증폭기(20)는 2개의 서로 다른 입력회로(22, 24)를 지니는데, 그 각각은 전류원(40, 40A) 및 보상회로(45, 45A)를 지닌다. 각각의 보상회로(45, 45A)는 각각의 공급전압에 대하여 공통 성분 입력 전압을 동적으로 추적하고 각각의 차동 입력회로의 전류원을 변조시키는데 사용되는 각각의 추적 전압을 발생시킨다. 상기 공텅 성분 입력 전압에 따라 상기 전류원을 변조시킴으로써, 상기 입력회로는 연산 증폭기의 거의 전체적인 레일과 레일 사이의 범위에 걸쳐 포화 동작상태로 유지된다. 증폭단 회로(27)는 또한 고속입력 신호 과도가 존재할 경우 풀다운 트랜지스터(88, 90, 92, 94)의 바이어스를 조정하여 상기 증폭단 회로내의 풀다운 트랜지스터를 정상적인 포화동작 모드로 유지하는 동적 바이어스 조정회로(95)를 포함한다.

Description

레일과 레일사이의 성능이 개선된 CMOS 연산 증폭기(CMOS OPERATIONAL AMPLIFIER WITH IMPROVED RAIL TO RAIL PERFORMANCE)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 op amp를 간략하게 나타낸 도면이다.
제2도는 본 발명의 N-채널 입력 회로를 간략하게 나타낸 도면이다.
제3도는 본 발명의 P-채널 입력 회로를 간략하게 나타낸 도면이다.
제4도는 본 발명의 자체 바이어스용 증폭단을 간략하게 나타낸 도면이다.
제5도는 본 발명에 따라 사용될 수 있는 바이어스 회로이다.

Claims (14)

  1. V+ 입력노드 및 V- 입력노드, 상기 V+ 및 V- 입력노드에 연결되어 있으며, 상기 V+ 및 V- 입력노드중 서로 다른 노드에 연결되어 있는 게이트를 각각 지니는 한쌍의 트랜지스터, 및 상기 한쌍의 트랜지스터에 연결되어 있고 상기 한쌍의 트랜지스터에 제어가능한 전류를 공급하는 전류원을 포함하는 차동 입력회로, 및 상기 전류원 및 상기 V+ 및 V- 입력노드에 연결되어 있으며 보다 낮은 전압을 지니는 상기 V+ 및 V-신호중 한 신호에 해당하는 추적 전압을 발생시키고 상기 추적 전압에 따라 상기 전류원에 의해 공급된 상기제어가능한 전류를 변조하여 상기 한쌍의 트랜지스터를 포화된 고 이득 상태로 유지하는 전압 추적 회로를포함하는 연산 증폭기.
  2. 제1항에 있어서, 상기 전류원은 제2전류원 트랜지스터에 연결된 제1전류원을 포함하는 캐스코드형 트랜지스터쌍을 포함하는 연산 증폭기.
  3. 제2항에 있어서, 상기 전압 추적 회로는 상기 V+ 및 V- 입력노드중 서로 다른 노드에 연결된 게이트를 각각 지니는 제2트랜지스터쌍을 포함하는 연산 증폭기.
  4. 제3항에 있어서, 상기 전압 추적회로는 상기 추적 전압으로부터 미리 정해진 전압 오프셋을 지니는 제2추적 전압을 발생시키는 레벨 시프트 회로를 부가적으로 포함하며, 상기 추적 전압은 상기 제1전류원에 연결되어 있고, 상기 제2추적 전압은 상기 제2전류원 트랜지스터에 연결되어 있는 연산 증폭기.
  5. 제1항에 있어서, 상기 V+ 및 V- 입력노드에 연결되어 있는 제2입력회로인 제2차동 입력회로를 부가적으로 포함하며, 상기 제1 및 제2차동 입력회로가 제1 및 제2중간 출력신호를 발생시키고, 상기 제1 및 제2중간 출력신호를 결합시키는 합산 회로망을 포함하며, 상기 합산 회로망은, 상기 제1 및 제2중간 출력신호가 고속 천이를 지니는 경우 상기 풀다운 트랜지스터를 포화 동작 영역으로 유지시키도록 상기 풀다운 트랜지스터를 동적으로 바이어스시키는 바이어스 보상회로를 포함하는 증폭단 회로를 부가적으로 포함하는 연산 증폭기.
  6. 제5항에 있어서, 상기 바이어스 보상회로는 상기 제1 및 제2중간 출력의 합과 역 비례되며 상기 풀다운 트랜지스터에 연결되어 있는 제어 전압을 출력시키는 차동 회로를 포함하는 연산 증폭기.
  7. 제6항에 있어서, 상기 풀다운 트랜지스터는 2쌍의 캐스코드형 트랜지스터를 포함하고, 상기 2쌍의 캐스코드형 트랜지스터 각각의 제1트랜지스터는 상기 제어 전압에 연결되어 있으며, 상기 바이어스 보상회로는 상기 제어 전압으로부터 미리 정해진 전압 오프셋을 지니는 제2제어 전압을 발생시키는 제어 전압 레벨 시프트 회로를 포함하고, 상기 2쌍의 캐스코드형 트랜지스터 각각의 제2트랜지스터는 상기 제2제어 전압에 연결되어 있는 연산 증폭기.
  8. V+ 입력노드 및 V- 입력노드, 상기 V+ 및 V- 입력노드에 연결되어 있으며, 상기 V+ 및 V- 입력노드중 서로 다른 노드에 연결된 게이트를 각각 지니는 한쌍의 트랜지스터, 및 상기 한쌍의 트랜지스터에 연결되어 있고, 상기 한쌍의 트랜지스터에 제어가능한 전류를 공급하는 전류원을 포함하는 CMOS 차동 입력단, 및 상기 전류원 및 상기 V+ 및 V- 입력노드에 연결되어 있으며, 보다 낮은 전압을 지니는 상기 V+ 및 V- 신호중 한 신호에 해당하는 추적 전압을 발생시키고 상기 추적 전압에 따라 상기 전류원에 의해 공급된 상기 제어가능한 전류를 변조시켜 상기 한쌍의 트랜지스터를 포화된 고 이득 상태로 유지하는 CMOS 전압 추적 회로를 포함하는 CMOS 연산 증폭기.
  9. 제8항에 있어서, 상기 전류원은 제2전류원 트랜지스터에 연결된 제1전류원 트랜지스터를 포함하는 캐스코드형 트랜지스터쌍을 포함하는 CMOS 연산 증폭기.
  10. 제9항에 있어서, 상기 전압 추적 회로는 상기 V+ 및 V- 입력노드중 서로 다른 노드에 연결된 게이트를 각각 지니는 제2트랜지스터쌍을 포함하는 CMOS 연산 증폭기.
  11. 제10항에 있어서, 상기 전압 추적 회로는 상기 추적 전압으로부터 미리 정해진 전압 오프셋을 지니는 제2추적 전압을 발생시키는 레벨 시프트 회로를 부가적으로 포함하는 CMOS 연산 증폭기.
  12. 제8항에 있어서, 상기 V+ 및 V- 입력노드에 연결되어 있는 제2CMOS 일력회로인 제2CMOS 차동 입력 회로를 부가적으로 포함하며, 상기 제1 및 제2CMOS 차동 입력회로는 제1 및 제2중간 출력신호를 발생시키고, 상기 제1 및 제2중간 출력신호를 결합시키는 합산 회로망을 포함하며, 상기 합산 회로망은, 풀다운 트랜지스터에 연결된 풀업 트랜지스터, 및 상기 풀다운 트랜지스터를 동적으로 바이어스시켜 상기 제1 및 제2중간 출력신호가 고속 과도를 지닐 경우 상기 풀다운 트랜지스터를 포화동작 영역으로 유지하는 바이어스 보상회로를 포함하는 증폭단 회로를 부가적으로 포함하는 CMOS 연산 증폭기.
  13. 제12항에 있어서, 상기 바이어스 보상회로는 상기 제1 및 제2중간 출력 전압의 합에 역비례하며 상기 풀다운 트랜지스터에 연결된 제어 전압을 출력시키는 차동 회로를 포함하는 CMOS 연산 증폭기.
  14. 제13항에 있어서, 상기 풀다운 트랜지스터는 2쌍의 캐스코드형 트랜지스터를 포함하고, 상기 2쌍의 캐스코드형 트랜지스터 각각의 제1트랜지스터는 상기 제어 전압에 연결되어 있으며, 상기 바이어스 보상회로는 상기 제어 전압으로부터 미리 정해진 전압 오프셋을 지니는 제2제어 전압을 발생시키는 제어 전압 레벨 시프트 회로를 포함하는 CMOS 연산 증폭기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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