JPH08507663A - 改善されたレール間性能を有するｃｍｏｓ演算増幅器 - Google Patents

Abstract

(57)【要約】 ＣＭＯＳ定利得演算増幅器（20）は２つの差動入力回路（22，24）を有している。その２つの差動入力回路（22，24）の各々は、電流源（40，40A）および補償回路（45，45A）を有している。その各補償回路（45，45A）は、それぞれの電源電圧に対するコモンモード入力電圧を動的に追跡し、それぞれの差動入力回路の電流源の変調に用いるそれぞれの追跡電圧を生成する。コモンモード入力電圧に従って電流源の変調を行うことにより、演算増幅器のレール間電圧範囲のほぼ全体にわたって入力回路がその飽和動作モードに維持される。また、増幅ステージ回路（27）は、高速の入力信号遷移が存在する場合にプルダウントランジスタ（88，90，92，94）のバイアスを調整して増幅ステージ回路中のプルダウントランジスタをその通常の飽和動作モードに維持するダイナミックバイアス調整回路（95）を備えている。

Description

【発明の詳細な説明】 改善されたレール間性能を有するＣＭＯＳ演算増幅器 本発明は一般に、演算増幅器に関する。本発明は特に、改善されたレール間（ rail-to-rail）性能と、コモンモード入力電圧に依存しない実質的に一定のルー プ利得と、向上したスルーレートとを有するＣＭＯＳ演算増幅器に関する。 発明の背景 演算増幅器（オペアンプ）は、高利得の電圧増幅器である。典型的には、演算 増幅器への２つの入力が非接地値を受容し、その演算増幅器が差動増幅器として 働いて、それら２つの入力間の電位差が増幅される。演算増幅器は典型的にはフ ィードバック回路中で使用され、この場合、その回路の特性は、演算増幅器の内 部特性ではなくフィードバック回路の構成要素のパラメータによって制御される 。したがって、演算増幅器は、集積回路の設計で広く使用される融通性のある汎 用の構築ブロック（building block）である。 演算増幅器の性能を示すのに多数のパラメータが使用されている。例えば、「 コモンモード範囲」は、増幅利得ステージ内で飽和を生じさせることなく演算増 幅器の両方の入力に同時に印加可能な共通極性の入力電圧の最大または最小範囲 である。「スルーレート」は、階段入力電圧についての出力電圧の最大変化率で ある。演算増幅器の「レール間」電圧範囲についても 一般に言及される。演算増幅器のレール間電圧範囲とは、その増幅器の低電源電 圧と高電源電圧との間の電圧範囲のことをいうものである。 レール間演算増幅器は、多くの集積回路について埋設型入力信号バッファとし て使用することができ、これにより、それら集積回路の外部の入力バッファを不 要とすることができるので、非常に望ましいものである。しかし、従来の演算増 幅器に伴う幾つかの不足点のため、一般に、演算増幅器は、ＭＯＳまたはＣＭＯ Ｓ集積回路中には埋設されなかった。第１に、真のレール間動作は達成が困難な ものである。これは、通常の回路構成におけるトランジスタしきい値電圧の低下 やドレーン−ソース間飽和電圧（Ｖsat）により、電圧範囲の上限および下限の 近くの入力電圧について演算増幅器を高利得の動作領域内に維持することが困難 となるからである。従来の演算増幅器に関するもう１つの問題は、その利得がコ モンモード入力電圧と共に変化するためその利得が信頼性に欠けることである。 このため、コモンモード入力電圧が変化する際には利得が線形性に欠けるものと なる。 従来の演算増幅器に関連する別の欠点としては、それら演算増幅器が、制限さ れたスルーレートを有しており、非常に速い入力信号の遷移に応じて「スルー限 界」に入ってしまう、ということがある。即ち、入力信号の大きさの大きな変動 によって、演算増幅器の内部ステージが飽和することになる。この現象が発生す ると、演算増幅器の利得が一時的に「ゼロ」まで落ち ることになる。したがって、外部フィードバック回路が一時的にループから外れ 、これにより回復時間が許容不可能な遅延時間にまで延びることになる。 本発明の目的および概要 本発明の一般的な目的は、改善されたＣＭＯＳ演算増幅器を提供することにあ る。 本発明の一層特定の目的は、改善されたレール間性能を有する演算増幅器を提 供することにある。 本発明のもう１つの特徴は、コモンモード入力電圧に依存しない実質的に一定 の開ループ利得を有する演算増幅器を提供することにある。 本発明の別の目的は、改善されたスルーレート性能を有する演算増幅器を提供 することにある。 上述その他の目的は、本発明による定利得演算増幅器により達成される。この 演算増幅器の入力ステージは、各々がそれ自体の電流源を有しているＮチャネル 差動入力回路およびＰチャネル差動入力回路、並びに、Ｎチャネル補償回路およ びＰチャネル補償回路を備えている。各補償回路は、コモンモード入力電圧を直 接追跡するコモンモード電圧追跡回路を備えている。各差動入力回路における電 流源は、入力ステージの差動回路のトランジスタが高利得の飽和動作領域中に維 持されるように、高コモンモード電圧または低コモンモード電圧が存在する際に 動的に補償される。演算増幅器はまた、入力信号のスパイクが存在する際に加算 ネットワークのバイアスを調節する自己バイ アス加算ネットワーク／増幅ステージを備えている。この自己バイアス加算ネッ トワーク／増幅ステージが存在しなければ、前記入力信号のスパイクは、加算ネ ットワークをその通常の高利得動作モードに維持するように入力信号を追跡する 演算増幅器の能力を越えるものとなる。 図面の簡単な説明 本発明の更なる目的および特徴は、以下の詳細な説明および請求の範囲を図面 に関連して参照することにより、一層容易に明らかとなろう。 図１は、本発明の演算増幅器を簡素化して示す図である。 図２は、本発明のＮチャネル入力回路を示す概略図である。 図３は、本発明のＰチャネル入力回路を示す概略図である。 図４は、本発明の自己バイアス増幅ステージを示す概略図である。 図５は、本発明により使用可能なバイアス回路である。 好適実施例の説明 図１は、本発明による演算増幅器の主な構成要素を示すものである。演算増幅 器20は、Ｎチャネル入力回路22およびＰチャネル入力回路24を備えている。各回 路22，24は、Ｖ+入力ノード25に対する２つの接続部と、Ｖ-入力ノード26に対す る２つの接続部とを有している。その各回路からの出力は、自己バイアス加算ネ ットワーク／増幅ステージ27へ送られる。バイアス回路28は、Ｎチャネル入力回 路22、Ｐチャネル入力回路24、および自己バイアス加算ネットワーク／増幅ステ ージ27のためのＤＣバ イアス電流を供給するものである。 大要を把握するため、本発明の演算増幅器は、以下の独自の機能を行うものと する。実質的に一定のループ利得、ひいては改善されたレール間性能は、コモン モード入力電圧に従って個々の差動入力回路への電流源の変調を行う補償回路を 各差動入力回路毎に使用することにより、本発明で得ることができる。各入力回 路毎の補償回路は、演算増幅器へのコモンモード入力電圧を追跡する電流源制御 電圧を生成する。コモンモード入力電圧は、Ｎチャネル入力回路の２つの入力電 圧のうちの低い方であり、およびＰチャネル入力回路の２つの入力電圧のうちの 高い方である。各差動入力回路に供給される電流の大きさは、その差動入力回路 の利得がコモンモード電圧にかかわらず実質的に一定に維持されるように、追跡 されたコモンモード電圧に従って変調される。更に、電源電流は、コモンモード 入力電圧が電源のレールの一方に近づくことにより差動対のうちの１つがターン オフしている際に他の差動対が一層強力にターンオンして他の差動対から相互コ ンダクタンスの損失を補償するように変調される。コモンモード入力電圧に従っ てバイアス電流が変化するので、差動対のトランジスタは、従来の差動入力回路 と比べて一層長期間にわたり飽和動作領域に維持される。 また、各差動対毎の電源電流が、変化するコモンモード入力電圧の二乗として 変動することに留意されたい。したがって、差動対の利得（即ち相互コンダクタ ンス）は、コモンモード入力電圧の変化に伴って線形的に増大する。従来の回路 は、入力電 圧の平方根として利得が増大するものであった。 一対のカスコード接続トランジスタは、各差動入力回路毎の電流源として働く ものである。好適実施例のＮチャネル入力回路22の場合、コモンモード電圧追跡 回路は、コモンモード電圧と実質的に等しい第１の追跡電圧を、回路の接地ノー ドに最も近いＮチャネルカスコードトランジスタのゲートに印加する。補償回路 は、前記第１の追跡電圧よりもほぼ0.3Ｖ高い、電圧レベルがシフトされた第２ の追跡電圧を生成し、その第２の追跡電圧は、電流源のＮチャネルカスコードト ランジスタのゲートに印加される。 したがって、低コモンモード電圧が印加された際にＮチャネル差動入力回路の 電流源トランジスタに印加されるゲート電圧が低下し、これにより、差動入力回 路に供給される電流の量が減少する。その結果、差動入力トランジスタは、固定 バイアス電流源を有する差動入カステージと比較し、一層低いコモンモード電圧 が印加された場合にも飽和動作領域内に維持される。 同様にして、Ｐチャネル差動入力回路24の補償回路は、演算増幅器に高コモン モード電圧が印加された際に電流源により供給される電流を減少させて、Ｐチャ ネル差動入力トランジスタを飽和動作モードに維持するようにし、最適な利得を 得る。 本発明の演算増幅器に関するもう１つの特徴として、スルーレート性能を改善 する自己バイアス増幅ステージ回路27がある。 図４を参照して以下で詳述するように、自己バイアス増幅ステ ージ回路27は、差動入力回路により生成される出力信号に応じた折り返し（fold ed）カスコード加算ネットワークの動的バイアスを提供するものである。詳細に は、折り返しカスコード加算ネットワークは、差動入力回路の何れか一方または 双方からの出力信号の高速の下方への遷移に応じて、回路の接地に接続されたカ スコード接続トランジスタにより形成される加算ネットワーク部分の利得を迅速 に低下させる、バイアス補償回路を備えている。このバイアス補償回路は、カス コード接続トランジスタがその線形動作領域に入ってしまうような低電圧へと加 算ノードの電圧が遷移するのを防止するものである。カスコード接続トランジス タがその線形動作領域に入ってしまうと、加算ネットワークが不平衡状態となり 、その加算ノードが両方とも通常の電圧範囲に戻るまで、増幅回路27の正常な動 作が妨げられることになる。 本発明の回路の上述の機能上の特性について図面に関連して一層詳細に説明す ることとする。Ｎチャネル入力回路22を図２に示す。Ｎチャネル入力回路22は、 Ｖ+，Ｖ-入力信号の電圧を比較するＮチャネルＭＯＳトランジスタ32，34を含む 差動入力回路30を備えている。この差動入力回路30についての電流源40は、互い にカスコード接続された２つのＮチャネルトランジスタ42，44により形成されて いる。Ｎチャネル入力回路30の利得は、入力トランジスタ32，34の動作点により 支配され、また、カスコード電流源40により供給される電流の大きさにより支配 される。 コモンモード電圧が非常に低くなると、Ｎチャネル差動入力 ステージ30中のトランジスタ32，34がターンオフを開始する。電流源40が差動入 力回路に大電流を供給し続けた場合には、トランジスタ42，44がそれらの線形動 作範囲に入り、その結果、利得の損失が生じることになる。本発明によれば、カ スコード電流源40により供給される電流は、入力ステージのトランジスタ32，34 がそれらの高利得の飽和動作領域内に維持されるように補償回路45によって変調 される。詳細には、「差動」対をなすＰチャネルトランジスタ48，50によって形 成されるコモンモード追跡回路46を使用してコモンモード入力電圧が追跡される 。コモンモード追跡回路46は、コモンモード入力電圧よりも１つのしきい値（例 えば0.8Ｖ）だけ高い電圧をノード51上に生成する、ということに留意されたい 。換言すれば、ノード51上の電圧は、Ｖ-，Ｖ+入力電圧のうちの低い方よりも約 Ｖ_T（Ｖ_T：トランジスタ48，50のしきい値電圧）だけ高くなる。 ノード51は、Ｎチャネルトランジスタ52に接続されており、したがって、ノー ド51上の電圧が、トランジスタ52を通る電流を制御する。トランジスタ52を通る 電流は、ダイオード接続（diode-coupled）Ｎチャネルトランジスタ53を通り、 そのＮチャネルトランジスタ53が、ノード51上の電圧よりもほぼ１つのＶ_Tdだけ 低い制御電圧をノード54上に生成する。即ち、ノード54上の電流源制御電圧は、 コモンモード電圧と等しい。 コモンモード電圧が非常に低くなると、Ｐチャネル差動対46がターンオフして ノード51がプルダウンされる。これにより、トランジスタ52用の駆動電流と、そ の結果として生じるソース 電流とが減少する。したがって、ノード54の電流が減少して、トランジスタ44の ゲート電流が減少し、これにより、電流源40のプルダウンによる影響が低減され る。 更に、本発明では、レベルシフト回路55の動作により電流源40の変調が実施さ れる。レベルシフト回路55の入力トランジスタ56のゲートは、ノード54の電圧を 受ける。レベルシフト回路55は、トランジスタ56のゲートにおける電圧がトラン ジスタ64，66の共有ゲート（ノード65）における電圧と同じになるように、電圧 ミラーとして作用する。トランジスタ66，68の大きさを適当に設定することによ り、カスコードトランジスタ42のゲートのための所望の電圧レベルが生成される ことになる。詳細には、トランジスタ68のチャネル幅をトランジスタ66のチャネ ル幅のほぼ４倍にすることにより、ノード69は、ノード54の電圧よりもほぼ0.3 Ｖだけ高い制御電圧を受ける。 したがって、Ｐチャネル差動対46が、コモンモード入力電圧を追跡する。コモ ンモード入力電圧が高い場合には、差動対46がオフになり、電流源トランジスタ 42，44についての大きなゲート電流が許容される。ノード54におけるゲート電圧 はＶddよりもほぼ１つのＶ_Tだけ低く、ノード69における電圧はノード54におけ る電圧よりもほぼ0.3Ｖだけ高いものとなる。また、コモンモード電圧が低い場 合には、差動対46がオンになり、これにより電流源40への駆動電流が減少する。 詳細には、ノード54がコモンモード電圧に設定される一方、レベルシフト回路55 を通るノード69が、コモンモード電圧に小さなブースト電圧を加えた 電圧に設定される。コモンモード入力電圧が１つのＶ_Tよりも小さい場合には、 電流源40は完全にオフとなる。 したがって、本発明の補償回路45は、低コモンモード電圧が存在する場合に、 電流源40による電流の流出を減少させるものである。これにより、高利得を持続 させることができるようにトランジスタ32，34を飽和状態に維持することが可能 となる。また、高コモンモード電圧が存在する場合には、電流源40により生成さ れる電流の量がコモンモード入力電圧の二乗として増大する。したかって、入力 回路22についての相互コンダクタンスは、コモンモード入力電圧の増大と共に線 形的に増大する。 増大するコモンモード電圧に伴う第１の入力回路の利得の線形的な増大は、Ｖ dd−Ｖ_TおよびＶss＋Ｖ_Tの間のコモンモード電圧について、対称的で線形的に減 少する第２の入力回路24の利得によって整合される。その範囲を超えるコモンモ ード電圧では、第２の入力回路24はターンオフするか、第１の入力回路の利得は 増大し続けることになる。この第１の入力回路22の利得の継続的な増大は、出力 ステージ27の利得の損失の補償に資するものとなる（出力ステージ２７は電源の レールに近づく際に利得を損失する）。同様に、Ｖdd−Ｖ_Tを下回るコモンモー ド電圧では、第１の入力回路22は遮断するが、第２の入力回路24はその利得を線 形的に増大し続け、これにより下側の電圧レールにおける出力ステージ27の利得 の損失が補償される。したがって、入力回路22，24中の利得補償回路によって、 一定の開ループ利得および改善されたレール間性能が提供される。 図３は、Ｐチャネル入力回路24を示すものである。このＰチャネル入力回路24 は、補償回路45Aを備えたものであり、電圧の極性および使用される遷移形式が 逆であることを除き、Ｎチャネル入力回路22および補償回路45と同様に動作する 。図３では、Ｎチャネル入力回路22の構成要素と対応するＰチャネル入力回路24 の構成要素には、前者と同一の符号に「Ａ」を付した符号を付してある。Ｐチャ ネル入力回路24に関する「コモンモード入力電圧」は、２つの入力電圧Ｖ+，Ｖ- のうちの高い方である、ということに留意されたい。これは、「コモンモード電 圧」は、回路の接地電圧ではなくＶddに対して測定されるからである。Ｐチャネ ル入力回路24を設けることにより、入力電圧の極値である両方の「レール」が、 本発明の演算増幅器20により処理される。 ここで図４を参照する。増幅回路27は、トランジスタ80，82，84，86，88，90 ，92，94を備えた折り返しカスコード加算回路78を有している。この折り返しカ スコード加算回路78により、２つの差動入力回路22，24によりノード37，39，37 A，39A上に生成された電圧が加算されて、ノード37S，39S上に加算信号が生成さ れる。この折り返しカスコード加算回路78のトランジスタのバイアスは、ノード 37S，39Sが通常の動作条件下で1.0〜1.2Ｖの範囲にバイアスされるように行われ る。折り返しカスコード加算回路78は、演算増幅器により生成される信号増幅の 殆ど（恐らくは70％）を提供するものとなる。上述のように、コモンモード入力 電圧が電源のレールの何れかに近くなると、出力ステージ27の利得 が低下し、その出力ステージ27の利得の損失が、オン状態のままとなる入力回路 22または入力回路24の利得の増大により補償される。 プルアップトランジスタ80，82，84，86のバイアスは一定であり、プルダウン トランジスタ88，90，92，94のバイアスは可変である。より詳細には、プルダウ ントランジスタ88，90，92，94のバイアスは、ライン37S，39Sの何れかの電圧の 急な低下を生じさせる非常に速い入力信号電圧遷移を演算増幅器が受容した場合 にのみ「通常」設定から変動する。ライン37S，39Sの何れかの大きな電圧降下に 伴う問題は、その電圧降下によってプルダウントランジスタ88，92または90，94 がそれらの線形動作領域に入って演算増幅器の機能を妨げる、ということである 。 高速入力信号遷移（高スルーレート条件とも呼ばれる）は、ノード37S，39S上 の電圧の平均を有効に監視する差動比較器98を使用することにより検出される。 差動比較器98の一方の側にはトランジスタ100，102が設けられ、また基準トラン ジスタとしてトランジスタ104が設けられている。この差動比較器98は、その差 動比較器98に一定量の電流を供給する標準的な電流源105，105Aを有している。 ノード37S上の電圧がその通常のバイアス点よりも低くなると、トランジスタ102 はその通常のバイアスレベルよりも多くの電流を通す。同様に、ノード39S上の 電圧がそのバイアス点よりも低くなると、トランジスタ100はその通常のバイア スレベルよりも多くの電流を通す。トランジスタ100，102，104を通る電流の総 量は一定に保たれなければならないので、急な 入力信号遷移によってノード37S，39S上の電圧レベルの平均が低下する場合には 必ず、トランジスタ104を通る電流を減少させなければならない。ノード37S，39 Sが双方ともそれらの通常のバイアス電圧レベルに近い場合には、トランジスタ1 04はオン状態にバイアスされて最大電流を通す、ということに留意されたい。ト ランジスタ104のソースは、ダイオード接続トランジスタ106のドレーンに接続さ れている。 急な入力信号遷移により、入力回路22，24を介してノード37S，39S上に下方の 電圧スパイクが生成されると、トランジスタ100，102によって通される電流のネ ット量が増大し、それに対応する量だけ、トランジスタ104によって通される電 流が減少することになる。このトランジスタ104を通る減少する電流は、トラン ジスタ106とプルダウントランジスタ92，94の共通ゲートへのノード107とにより ミラーされる。その結果、トランジスタ92，94のゲート電圧が低下して、それら のトランジスタにより通される電流が減少する。この技法だけではスルー限界を 防止するのに必ずしも十分であるとは言えない。何故なら、トランジスタ88，90 は、遷移か極端に速い場合には依然として線形動作領域に陥り得るからである。 レベルシフト回路110は、ノード107上の電圧を追跡する電圧をノード111上に生 成することにより上記問題を解決するものである。 ノード107は、レベルシフト回路110の入力に接続されている。そのレベルシフ ト回路110は、図２に関して説明したレベルシフト回路55と構成および機能が同 一のものである。ノード111上 のレベルシフト回路110の出力は、ノード107上の電圧よりもほぼ0.3Ｖだけ高い ものとなる。したがって、トランジスタ88，90の共通ゲートノード111は、ノー ド107上のバイアス電圧を追跡し、これにより、大きな下方のスパイクがノード3 7S，39S上に存在する場合であっても、トランジスタ88，90がそれらの飽和動作 領域に保たれる。したがって、ノード111上の電圧の低下により、トランジスタ8 8，90がそれらの線形動作領域に陥ることが防止され、演算増幅器の「スルー限 界」が防止される。好適には、トランジスタ92，94のゲートノード107は1.0〜1. 25Ｖの範囲でバイアスされ、トランジスタ88，90のゲートノード111は1.25〜1.5 Ｖの範囲でバイアスされる。 要するに、増幅回路27のダイナミックバイアス回路95が、高速の入力信号遷移 がある際に加算ネットワーク78のプルダウントランジスタ88，90，92，94が線形 動作領域に陥るのを防止する。この機能は、ノード37S，39S上の電圧を監視し必 要に応じて動的なバイアスを生成する差動トランジスタ対98を使用することによ り達成される。 動的なバイアスは、加算ネットワークのプルダウントランジスタにしか必要な い。これは、加算ノード37S，39Sの零入力電圧（quiescent voltage）が低電圧 レベル（例えば1.5Ｖ未満）に保たれるからである。したがって、トランジスタ8 8，90は、トランジスタ84，86よりもずっと速く線形動作領域に陥ることになり 、このため、トランジスタ88，90は、スルー限界に関する制限因子となる。プル アップデバイス80，82，84，86は、一定のバイアス電圧 を有している。 図５は、入力回路22，24および増幅回路27に一定のバイアス電圧を供給するバ イアス生成回路28を示すものである。本発明の一実施例では、約5.0ＶのＶdd値 および０ＶのＶss値がＣＭＯＳ演算増幅器に供給される場合には、バイアス生成 回路28は、約2.5Ｖのバイアス１値と、約3.75Ｖのバイアス２値と、約1.3Ｖのバ イアス３値とを生成する。 幾つかの特定実施例について本発明を説明してきたが、その説明は、本発明の 例示であり、本発明を限定するものであると解釈されるべきではない。当業者で あれば、請求の範囲に記載の本発明の真の思想および範囲から逸脱することなく 、様々な修正例を実施することが可能である。

Claims (1)

1. 【特許請求の範囲】 １．演算増幅器であって、 Ｖ+入力ノードおよびＶ-入力ノードと、 前記Ｖ+入力ノードおよびＶ-入力ノードに接続された第１の差動入力回路であ って、一方のゲートが前記Ｖ+入力ノードに接続され他方のゲートが前記Ｖ-入力 ノードに接続された一対のトランジスタと、その一対のトランジスタに接続され ると共にその一対のトランジスタに制御可能電流を供給する電流源とを備えてい る、前記第１の差動入力回路と、 前記電流源および前記Ｖ+入力ノードおよびＶ-入力ノードに接続された電圧追 跡回路であって、前記Ｖ+入力ノードおよびＶ-入力ノードにおけるＶ+信号およ びＶ-信号のうち電圧の低い方に対応する追跡電圧を生成し、前記一対のトラン ジスタを飽和高利得状態に維持するように、前記電流源によって供給される前記 制御可能電流を前記追跡電圧に従って変調する、前記電圧追跡回路と を備えていることを特徴とする、演算増幅器。 ２．前記電流源がカスコード接続されたトランジスタ対を備えており、そのカス コード接続されたトランジスタ対が、第２の電流源トランジスタに接続された第 １の電流源トランジスタを備えている、請求項１に記載の演算増幅器。 ３．前記電圧追跡回路が第２のトランジスタ対を備えており、その第２のトラン ジスタ対における一方のトランジスタのゲー トが前記Ｖ+入力ノードに接続されており、他方のトランジスタのゲートが前記 Ｖ-入力ノードに接続されている、請求項２に記載の演算増幅器。 ４．前記電圧追跡回路が、前記追跡電圧からオフセットした所定電圧を有する第 ２の追跡電圧を生成するレベルシフト回路を更に備えており、前記追跡電圧が前 記第１の電流源トランジスタに接続され、前記第２の追跡電圧が前記第２の電流 源トランジスタに接続されている、請求項３に記載の演算増幅器。 ５．請求項１に記載の演算増幅器であって、 前記Ｖ+入力ノードおよびＶ-入力ノードに接続された第２の入力回路および第 ２の差動入力回路を更に備えており、前記第１および第２の差動入力回路が第１ および第２の中間出力信号を生成し、 その第１および第２の中間出力信号を組み合わせる加算ネットワークを含む増 幅ステージ回路を更に備えており、前記加算ネットワークが、プルダウントラン ジスタに接続されたプルアップトランジスタを備えており、前記増幅ステージ回 路が更に、前記第１および第２の中間出力信号に高速遷移が生じた際に前記プル ダウントランジスタをその飽和動作領域に維持するように前記プルダウントラン ジスタを動的にバイアスするバイアス補償回路を備えている、請求項１に記載の 演算増幅器。 ６．前記バイアス補償回路が、前記第１および第２の中間出力電圧の和と逆の関 係にある制御電圧を出力する差動回路を備えており、前記制御電圧が前記プルダ ウントランジスタに接続さ れている、請求項５に記載の演算増幅器。 ７．前記プルダウントランジスタが２対のカスコード接続されたトランジスタを 備えており、それら２対のカスコード接続されたトランジスタのうちの第１のト ランジスタが前記制御電圧に接続されており、 前記バイアス補償回路が、前記制御電圧からオフセットした所定電圧を有する 第２の制御電圧を生成する制御電圧レベルシフト回路を備えており、前記２対の カスコード接続されたトランジスタのうちの第２のトランジスタが前記第２の制 御電圧に接続されている、請求項６に記載の演算増幅器。 ８．ＣＭＯＳ演算増幅器であって、 Ｖ+入力ノードおよびＶ-入力ノードと、 前記Ｖ+入力ノードおよびＶ-入力ノードに接続されたＣＭＯＳ差動入力回路で あって、一方のゲートが前記Ｖ+入力ノードに接続され他方のゲートが前記Ｖ-入 力ノードに接続された一対のトランジスタと、その一対のトランジスタに接続さ れると共にその一対のトランジスタに制御可能電流を供給する電流源とを備えて いる、前記ＣＭＯＳ差動入力回路と、 前記電流源および前記Ｖ+入力ノードおよびＶ-入力ノードに接続されたＣＭＯ Ｓ電圧追跡回路であって、前記Ｖ+入力ノードおよびＶ-入力ノードにおけるＶ+ 信号およびＶ-信号のうち電圧の低い方に対応する追跡電圧を生成し、前記一対 のトランジスタを飽和高利得状態に維持するように、前記電流源によって供給さ れる前記制御可能電流を前記追跡電圧に従って変調する、 前記ＣＭＯＳ電圧追跡回路と を備えていることを特徴とする、ＣＭＯＳ演算増幅器。 ９．前記電流源がカスコード接続されたトランジスタ対を備えており、そのカス コード接続されたトランジスタ対が、第２の電流源トランジスタに接続された第 １の電流源トランジスタを備えている、請求項８に記載のＣＭＯＳ演算増幅器。 １０．前記電圧追跡回路が第２のトランジスタ対を備えており、その第２のトラ ンジスタ対における一方のトランジスタのゲートが前記Ｖ+入力ノードに接続さ れており、他方のトランジスタのゲートが前記Ｖ-入力ノードに接続されている 、請求項９に記載のＣＭＯＳ演算増幅器。 １１．前記電圧追跡回路が、前記追跡電圧からオフセットした所定電圧を有する 第２の追跡電圧を生成するレベルシフト回路を更に備えており、前記追跡電圧が 前記第１の電流源トランジスタに接続され、前記第２の追跡電圧が前記第２の電 流源トランジスタに接続されている、請求項１０に記載のＣＭＯＳ演算増幅器。 １２．請求項８に記載のＣＭＯＳ演算増幅器であって、 前記Ｖ+入力ノードおよびＶ-入力ノードに接続された第２のＣＭＯＳ入力回路 および第２のＣＭＯＳ差動入力回路を更に備えており、前記第１および第２のＣ ＭＯＳ差動入力回路が第１および第２の中間出力信号を生成し、 その第１および第２の中間出力信号を組み合わせる加算ネットワークを含む増 幅ステージ回路を更に備えており、前記加算 ネットワークが、プルダウントランジスタに接続されたプルアップトランジスタ を備えており、前記増幅ステージ回路が更に、前記第１および第２の中間出力信 号に高速遷移が生じた際に前記プルダウントランジスタをその飽和動作領域に維 持するように前記プルダウントランジスタを動的にバイアスするバイアス補償回 路を備えている、請求項８に記載の演算増幅器。 １３．前記バイアス補償回路が、前記第１および第２の中間出力電圧の和と逆の 関係にある制御電圧を出力する差動回路を備えており、前記制御電圧が前記プル ダウントランジスタに接続されている、請求項１２に記載のＣＭＯＳ演算増幅器 。 １４．前記プルダウントランジスタが２対のカスコード接続されたトランジスタ を備えており、それら２対のカスコード接続されたトランジスタのうちの第１の トランジスタが前記制御電圧に接続されており、 前記バイアス補償回路が、前記制御電圧からオフセットした所定電圧を有する 第２の制御電圧を生成する制御電圧レベルシフト回路を備えており、前記２対の カスコード接続されたトランジスタのうちの第２のトランジスタが前記第２の制 御電圧に接続されている、請求項１３に記載のＣＭＯＳ演算増幅器。