KR100295318B1 - 레일과레일사이의성능이개선된cmos연산증폭기 - Google Patents

레일과레일사이의성능이개선된cmos연산증폭기 Download PDF

Info

Publication number
KR100295318B1
KR100295318B1 KR1019950703349A KR19950703349A KR100295318B1 KR 100295318 B1 KR100295318 B1 KR 100295318B1 KR 1019950703349 A KR1019950703349 A KR 1019950703349A KR 19950703349 A KR19950703349 A KR 19950703349A KR 100295318 B1 KR100295318 B1 KR 100295318B1
Authority
KR
South Korea
Prior art keywords
voltage
circuit
input
current source
transistor
Prior art date
Application number
KR1019950703349A
Other languages
English (en)
Other versions
KR960701508A (ko
Inventor
에디슨 퐁
뉴엔.니엠
Original Assignee
클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 클라크 3세 존 엠., 내셔널 세미콘덕터 코포레이션 filed Critical 클라크 3세 존 엠.
Publication of KR960701508A publication Critical patent/KR960701508A/ko
Application granted granted Critical
Publication of KR100295318B1 publication Critical patent/KR100295318B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
    • H03F3/45641—Measuring at the loading circuit of the differential amplifier
    • H03F3/45659—Controlling the loading circuit of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45695—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedforward means
    • H03F3/45699—Measuring at the input circuit of the differential amplifier
    • H03F3/45708—Controlling the common source circuit of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45695—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedforward means
    • H03F3/45699—Measuring at the input circuit of the differential amplifier
    • H03F3/45717—Controlling the loading circuit of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45406—Indexing scheme relating to differential amplifiers the CMCL comprising a common source node of a long tail FET pair as an addition circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45462—Indexing scheme relating to differential amplifiers the CSC comprising a cascode circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

CMOS 일정 이득 연산 증폭기(20)는 2개의 서로 다른 입력회로(22,24)를 지니는데, 그 각각은 전류원(40,40A) 및 보상회로(45,45A)를 지닌다. 각각의 보상회로(45,45A)는 각가의 공급전압에 대하여 공통 성분 입력 전압을 동적으로 추적하고 각각의 차동 입력회로의 전류원을 변조시키는데 사용되는 각각의 추적 전압을 발생시킨다. 상기 공통 성분 입력 전압에 따라 상기 전류원을 변조시킴으로써, 상기 입력회로는 연산 증폭기의 거의 전체적인 레일과 레일 사이의 범위에 걸쳐 포화 동작상태로 유지된다. 증폭단 회로(27)는 또한 고속입력 신호 과도가 존재할 경우 풀다운 트랜지스터(88,90,92,94)의 바이어스를 조정하여 상기 증폭단 회로내의 풀다운 트랜지스터를 정상적인 포화동작 모드로 유지하는 동적 바이어스 조정회로(95)를 포함한다.

Description

[발명의 명칭]
레일과 레일사이의 성능이 개선된 CMOS 연산 증폭기
[발명의 상세한 설명]
본 발명은 일반적으로는 연산 증폭기에 관한 것이다. 보다 구체적으로 기술하면, 본 발명은 레일(rail)과 레일 사이의 성능이 개선되며, 가상 일정 루프 이득의 공통 성분 입력 전압에 영향을 받지않고 슬루(slew)율이 향상된 CMOS 연산 증폭기에 관한 것이다.
[발명의 배경]
연산 증폭기(op amp)는 고 이득 전압 증폭기이다. 전형적으로, op amp의 2개의 입력은 접지되지 않은 값을 수신하고 상기 op amp는 상기 2개의 입력 사이의 전압차를 증폭시키는 차동 증폭기로서 동작한다. op amp는 피드백 회로에서 사용되는 것이 전형적인데, 상기 피드백 회로에서는 상기 회로의 특성이 상기 op amp의 내부 특성에 의해서가 아니라, 피드백 회로 구성요소의 파라메타에 의해서 제어된다. 따라서, op amp는 집적회로 설계에서 폭넓게 사용되는 다용도의 범용 빌딩블록이다.
op amp 성능을 설명하는 데에는 다수개의 파라메타가 사용된다. 예를들면, "공통 성분 범위(common mode range)"는 증폭기 이득단내에 포화 작용을 일으키지 않으면서 op amp의 양(兩) 입력에 동시 인가될수 있는 공통 극성 입력전압의 최대 또는 최소 범위이다. "슬루율(slow rate)"은 계단입력 전압에 대한 출력 전압의 최대 변화율이다. 흔히 op amp의 "레일과 레일사이"의 전압 범위를 기준으로 삼는다. op amp의 레일과 레일사이 범위는 상기 증폭기의 저 전력공급 전압 및 고 전력 공급전압 사이의 전압 범위라고 언급한다.
레일과 레일 사이용 op amp는, 여러 집적 회로용 내장입력 신호버퍼로서 사용되어 그러한 집적회로의 외부에 입력 버퍼에 대한 필요성을 없애줄 수 있기 때문에 매우 바람직스럽다. 그러나, op amp는, 선행기술의 op amp와 관련한 여러 가지 결함 때문에 일반적으로 MOS 및 CMOS 집적회로내에 내장되지 못했다. 첫째로, 진정한 레일과 레일사이 동작은, 정상 회로구성에 있어서의 트랜지스터 한계 전압 강하 및 드레인 - 소오스 포화(Vsat)전압이 상기 전압 범위의 상하단 부근에 있는 입력 전압에 대하여 상기 op amp를 고이득 동작 영역으로 유지하기 어렵기 때문에 선행기술의 디바이스로 달성하기에는 곤란한 점이 있다. 선행기술의 op amp와 관련된 또다른 문제점은, 이득이 공통 성분 입력 전압에 따라 변하기 때문에 신뢰성이 없다는 점이다. 이는 입력 공통 성분 전압이 변함에 따라 불량한 이득 선형성을 나타낸다.
선행기술의 op amp와 관련된 또다른 단점은, 상기 op amp가 제한된 슬루율을 지니며 매우 신속한 입력 신호 과도에 응답하여 "슬루 제한(slew limiting)"상태로 된다는 점이다. 이러한 현상이 생기는 경우, op amp 의 이득은 "0 (제로)"으로 일시 강하한다. 따라서, 외부 피드백 회로는 허용될 수 없는 지연 시간에 대한 회복시간을 연장시키도록 상기 루프의 범위밖에 잠정적으로 존재한다.
[발명의 목적 및 개요]
본 발명의 총체적인 목적은 개선된 CMOS 연산 증폭기를 제공하는 것이다.
본 발명의 보다 구체적인 목적은 레일과 레일 사이의 성능이 개선된 연산증폭기를 제공하는 것이다.
본 발명의 다른 목적은 가상 일정 개방 루프 이득이 입력 공통 성분 전압에 영향을 받지 않는 연산 증폭기를 제공하는 것이다.
본 발명의 또다른 목적은 슬루율 성능이 개선된 연산 증폭기를 제공하는 것이다.
이들 및 다른 목적은 본 발명에 따른 일정 이득 연산 증폭기에 의해 달성된다. 상기 연산 증폭기의 입력단은 N -채널 차동 입력회로 및 P -채널 차동 입력 회로를 포함하며, 그 각각은 그 자체의 전류원과 아울러, N -채널 보상회로 및 P -채널 보상회로를 지닌다. 각각의 보상 회로는 공통 성분 입력전압을 동적으로 추적(track)하는 공통 성분 전압 추적 회로를 포함한다. 각각의 차동 입력 회로에 내재하는 전류원은 높거나 낮은 공통 성분 전압이 존재할 경우 동적으로 보상되어 입력단 차동회로의 트랜지스터들이 그들의 고 이득 포화 동작 영역에 있게한다. 또한, 상기 연산 증폭기는 자체 바이어스용 합산 회로망 및 증폭단을 포함하며, 이는 정상적인 고이득 동작 모드로 상기 합산 회로망을 유지하는 방식으로 입력신호를 추적할 수 있는 연산 증폭기의 능력을 달리 초과하는 입력 신호 스파이크가 존재하는 경우 상기 합산 회로망의 바이어싱(biasing)을 조정한다.
[도면의 간단한 설명]
본 발명의 추가적인 목적 및 특징은 첨부된 도면과 연관지어 볼때 이하의 상세한 설명 및 첨부된 특허청구범위로 부터 보다 용이하게 알수 있을 것이다.
제1도는 본 발명의 op amp 를 간략하게 나타낸 도면이다.
제2도는 본 발명의 N - 채널 입력 회로를 간략하게 나타낸 도면이다.
제3도는 본 발명의 P - 채널 입력 회로를 간략하게 나타낸 도면이다.
제4도는 본 발명의 자체 바이어스용 증폭단을 간략하게 나타낸 도면이다.
제5도는 본 발명에 따라 사용될 수 있는 바이어스 회로이다.
[바람직한 실시예의 도면]
제1도는 본 발명에 따른 op amp의 주요 구성요소를 도시한 것이다. op - amp(20)는 N -채널 입력 회로(22) 및 P -채널 입력회로(24)를 포함한다.
각각의 회로(22, 24)는 V+입력 노드(25)에 2 개의 접속부를 지니며 V- 입력 노드(26)에 2 개의 접속부를 지닌다. 각 회로로부터의 출력은 자체 바이어스용 합산 회로망 및 증폭단(27)으로 이동된다. 바이어스 회로(28)는 상기 N - 채널 입력 회로(22), 상기 P -채널 입력회로(24), 및 상기 자체 바이어스용 합산회로망 및 증폭단(27)에 dc 바이어스 전류를 제공한다.
개략적으로, 본 발명의 op amp는 다음과 같은 특수한 기능을 수행한다.
가상 일정 루프 이득, 결과적으로는 개선된 레일과 레일사이의 성능은, 본 발명에 따라, 각 차동 입력회로의 전류원을 공통 성분 입력 전압에 따라 변조시키는 각 차동 입력 회로용 보상회로의 사용에 의해 달성된다. 상기 각 입력 회로용 보상 회로는 상기 op amp의 공통 성분 입력 전압을 추적하는 전류원 제어 전압을 발생시킨다. 상기 공통 성분 입력 전압은 N -채널 입력 회로에 대한 2개의 입력 전압중 최저값이며 P -채널 입력 회로에 대한 2개의 입력 전압중 최대값이다. 각 차동 입력 회로로 발생되는 전류의 크기는 추적된 공통 성분 전압에 따라 변조되어서 공통 성분 전압에 관계없이 차동 입력 회로의 이득이 가상적으로 일정하게 된다. 그 이외에도, 전류원의 전류가 변조되어, 차동쌍중 하나가 전압 공급 레일중 하나에 접근하는 공통 성분 입력 전압에 기인하여 턴오프됨에 따라, 나머지 하나는 다른 쌍으로부터 손상된 상호 콘덕턴스를 보상하도록 보다 중후하게 턴온된다. 바이어스 전류가 입력 공통 성분 전압에 따라 변하기 때문에, 상기 차동쌍 트랜지스터들은 종래의 차동 입력회로에 비해 연장된 기간동안 포화동작 영역에 잔류된다.
또한, 각 차동쌍에 대한 발생 전류는 변하는 입력 공통 성분 전압의 제곱으로서 변동한다는 점에 유념하기 바란다. 따라서, 차동쌍의 이득(즉, 상호 콘덕턴스)은 입력 공통 성분 전압의 변화에 따라 선형적으로 증가한다. 종래의 회로들은 상기 입력 전압의 제곱근으로서 이득을 증가시켰다.
한쌍의 캐스코드형 트랜지스터는 차동 입력 회로 각각에 대한 전류원으로서 사용된다. 바람직한 실시예의 N -채널 입력회로(22)의 경우에, 공통 성분 전압 추적 회로는 공통 성분 전압과 실질적으로 동일한 제 1 추적전압을 회로 접지 노드에 가장 가까운 N -채널 캐스코드형 트랜지스터의 게이트에 인가한다. 보상 회로는 상기 제 1추적 전압보다 대략 0.3볼트 높은 제 2의 레벨 시프트된 추적 전압을 발생시키고 그러한 제 2 추적 전압은 전류원의 다른 N - 채널 캐스코드형 트랜지스터의 게이트에 인가된다.
따라서, 상기 N -채널 차동 입력회로의 전류원 트랜지스터에 인가된 게이트전압은, 낮은 공통성분 전압이 인가되는 경우에 감소되어서, 상기 차동 입력 회로에 발생된 전류의 양을 감소시킨다.
결과적으로, 상기 차동 입력 트랜지스터는 고정된 바이어스 전류원을 지닌 차동 입력단에 비해 보다 낮게 인가된 공통 성분 전압에 대하여 포화동작 영역에 잔류된다.
마찬가지 방식으로, 상기 P -채널 차동 입력회로(24)용 보상회로는, P -채널 차동입력 트랜지스터를 최적 이득에 대한 포화동작 모드로 유지하도록 높은 공통성분 전압이 차동 증폭기에 인가되는 경우 전류원에 의해 공급된 전류를 감소시킨다.
본 발명의 op amp 와 관련된 또다른 특징은 슬루율 성능을 개선시키는 자체 바이어스용 증폭단 회로(27)이다. 제4도를 참조하여 하기에 보다 상세히 설명되겠지만, 상기 자체 바이어스용 증폭단 회로(27)는 상기 차동 입력회로에 의해 발생된 출력 신호에 응답하여 포개진 캐스코드 합산 회로망의 동적 바이어싱을 제공한다. 특히, 상기 포개진 캐스코드 합산 회로망은, 회로 접지에 연결된 캐스코드형 트랜지스터에 의해 형성된 합산 회로망 일부의 이득을 신속히 감소시킴으로써 상기 차동입력 회로중 어느 하나 또는 그 모두로부터 출력 신호의 신속한 하방천이에 응답하는 바이어스 보상회로를 포함한다. 이러한 바이어스 보상회로 때문에 합산 노드에 걸린 전압은, 캐스코드형 트랜지스터가 선형 동작 영역으로 들어가는 그러한 저 전압으로 천이하지 않게되는데, 이는 상기 합산 회로망의 밸런스를 맞지 않게하고, 상기 합산 노드가 정상적인 전압 범위로 모두 복귀할때까지 상기 증폭회로(27)의 정상동작을 방지시킨다.
지금부터 본 발명의 회로의 기술된 기능적 속성이 도면과 관련지어 보다 구체적으로 설명될 것이다. 제2도에는 N -채널 입력회로(22)가 도시되어 있다. 상기 N - 채널 회로(22)는, N - 채널 MOS 트랜지스터(32, 34)를 포함하고 V-및 V+입력신호의 전압을 비교하는 차동 입력회로(30)를 포함한다. 상기 차동 입력회로(30)용 전류원(40)은 2개의 캐스코드형 N -채널 트랜지스터(42,44)에 의해 형성된다. 상기 N -채널 입력회로(30)의 게이트는 입력 트랜지스터(32, 34)의 동작점에 의해 제어되고, 상기 입력 트랜지스터(32, 34)는 다시 캐스코드형 전류원(40)에 의해 공급된 전류의 크기에 의해 제어된다.
공통 성분 전압이 매우 낮게됨에 따라, 상기 N -채널 차동 입력단(30)에 내재하는 트랜지스터(32, 34)는 턴오프되기 시작한다. 상기 전류원(40)이 차동 입력 회로에 대량의 전류를 계속 공급하는 경우, 트랜지스터(42, 44)는 선형동작 범위로 전락함으로써, 이득 손실을 초래시킨다. 본 발명에 의하면, 상기 캐스코드형 전류원(40)에 의해 공급된 전류는 보상회로(45)에 의해 변조되어, 입력단 트랜지스터(32, 34)를 고이득 포화동작 영역으로 유지한다. 특히, P - 채널 트랜지스터(48, 50)의 차동쌍에 의해 형성되는 공통성분 추적회로(46)는 상기 공통 성분 입력 전압을 추적하는데 사용된다. 상기 추적회로(46)는 상기 공통 성분 압력전압보다 1 한계값(예컨대, 0.8 볼트) 높은 전압을 노드(51) 상에 발생시킨다는 점에 유념하기 바란다. 다시 말하면, 노드(51)상의 전압은 V- 및 V+ 입력 전압중 최저값보다 대략 VT정도 높은데, 여기서, VT는 트랜지스터(48, 50)의 한계 전압이다.
노드(51)는 N- 채널 트랜지스터(52)에 연결됨에 따라서, 노드(51) 상의 전압은 트랜지스터(52)를 통한 전류를 제어한다. 이러한 전류는 다이오드 접속형 N- 채널 트랜지스터(53)에 통과되고, 이러한 다이오드 접속형 N- 채널 트랜지스터(53)는 노드(51)상의 전압보다 대략 1 VT낮은 제어 전압을 노드(54)상에 발생시킨다. 즉, 노드(54)상의 전류원 제어 전압은 상기 공통 성분 전압과 동일하다.
상기 공통 성분 전압이 매우 낮게 됨에 따라, P- 채널 차동쌍(46)은 턴온됨으로써, 노드(51)를 저전압 레벨로 되게한다.
이는 다시 트랜지스터(52)용 구동 전류 및 그의 소오스에 걸린 결과적인 전류를 감소시킨다. 그러므로, 노드(54)에 걸린 전류는 감소되고 트랜지스터(44)용 게이트 전류는 감소됨으로써 전류원(40)의 풀다운 효과를 감소시킨다.
상기 전류원(40)의 변조는 본 발명에서 레벨 시프트 회로(55)의 동작에 의해 부가적으로 실현된다. 상기 레벨 시프트 회로(55)의 입력 트랜지스터(56)의 게이트는 노드(54)의 전압을 수신한다. 상기 레벨 시프트 회로(55)가 전압 미러로서 작용하여 트랜지스터(56)의 게이트에 걸린 전압은 트랜지스터(64, 66)의 공유 게이트(노드(65))에 걸린 전압과 동일하다. 트랜지스터(66, 68)의 사이즈를 적절하게 분류하는 것은 캐스코드형 트랜지스터(42)의 게이트에 대해 바람직한 전압 레벨을 발생시킨다. 구체적으로 기술하면, 트랜지스터(68)의 채널 폭을 트랜지스터(66)의 채널폭보다 대략 4배 크게 함으로써, 노드(69)는 노드(54)에 걸린 전압보다 대략 0.3 볼트 높은 제어 전압을 수신한다.
따라서, P-채널 차동쌍(46)은 공통 성분 입력 전압을 추적한다. 높은 공통 성분 입력 전압에서, 차동쌍(46)은 오프되어, 전류원 트랜지스터(42, 44)에 대하여 대량의 게이트 전류를 허용한다. 노드(54)에 걸린 게이트 전압은 Vdd보다 대략 1 VT낮으며, 노드(69)에 걸린 전압은 노드(54)에 걸린 전압보다 대략 0.3 볼트 높다. 낮은 공통 성분 전압에서, 차동쌍(46)은 턴온됨으로써, 전류원(40)에 대한 구동 전류를 감소시킨다. 구체적으로 기술하면, 노드(54)는 공통 성분 전압에 세트되고, 노드(69)는 레벨 시프트회로(55)를 통해 상기 공통 성분 전압과 작은 부스트 전압을 더한 값으로 세트된다. 1VT보다 작은 공통 성분 입력 전압에서, 전류원(40)은 완전히 오프된다.
따라서, 본 발명의 보상회로(45)는 낮은 공통 성분 전압이 존재하는 경우 전류원(40)에 의한 전류의 유출을 감소시킨다. 이는, 높은 이득이 보존될수 있도록 상기 트랜지스터(32, 34)가 포화된 상태로 유지하는 것을 허용한다.
높은 공통성분 전압이 존재할 경우, 전류원(40)에 의해 발생된 전류의 양은 입력 공통 성분 전압의 제곱으로서 증가한다. 따라서 입력회로(22)상의 상호 콘덕턴스는 입력 공통 성분 전압이 증가함에 따라 선형적으로 증가한다.
상기 공통 성분 전압이 증가함에 따른 입력 제 1 입력회로의 이득에 있어서의 선형증가는 Vdd - VT및 Vss + VT사이의 공통 성분 전압을 위해 제 2 입력회로(24)에 대한 대칭선형 감소 이득만큼 정합된다. 그러한 범위이상의 공통 성분 전압에 대하여, 제 2입력회로(24)는 턴오프되지만 제 1 입력회로의 이득은 계속 증가한다. 제 1입력회로(22)의 이득에 있어서의 이와같은 계속된 증가는 출력단(27)(이는 전압공급 레일에 접근함에 따라 이득을 손실시킴)에 있어서의 이득 손실을 보상하는데 도움을 준다. 마찬가지로, Vdd - VT이하의 공통 성분 전압에서, 제 1 입력회로(22)는 차단되지만 제 2 입력회로(24)는 이득을 계속 선형적으로 증가시킴으로써, 출력단(27) 하부 전압 레일에서의 이득 손실을 보상한다. 따라서, 입력회로(22, 24)에서의 이득 보상회로는 일정 개방 루프이득 및 개선된 레일과 레일 사이의 성능을 조성한다.
제3도는 P-채널 입력회로(24)를 도시한 것이다. 보상회로(45A)를 포함하는 P-채널 입력회로(24)는, 사용된 트랜지스터 형태 및 전압의 극성이 반전된 것이외에는 N- 채널 입력회로(22) 및 보상회로(45)와 동일한 방식으로 동작한다.
제3도에서, 회로(22)를 이루는 구성요소에 해당하는 입력회로(24)의 구성요소는 동일한 참조번호로 제공되어 있지만 그러한 참조번호 각각에는 문자 "A" 가 부가되어 있다. P-채널 입력회로(24)에 대한 "공통 성분 입력전압"은, "공통 성분 전압 "이 회로 접지 전압에 대한 것이라기 보다는 오히려 Vdd에 대하여 측정되기 때문에 2개의 입력전압(V+, V-)중 최대값이다라는 점에 유념하기 바란다. 채널 입력회로(24)를 제공함으로써, 입력 전압 극한값의 "레일 "모두는 본 발명의 op amp(20)에 의해 처리된다.
지금부터 제4도를 참조하면, 증폭기 회로(27)는 트랜지스터(80, 82, 84, 86, 88, 90, 92, 94)를 포함하는 포개진 캐스코드 합산회로(78)를 지닌다. 2개의 차동 입력회(22, 24)에 의해 노드(37, 39및 37A, 39A)상에 발생되는 전압은 상기 캐스코드부(78)에 의해 합산되어, 합산된 신호를 노드(37S, 39S)상에 발생시킨다. 상기 포개진 캐스코드부의 트랜지스터가 바이어스되어, 노드(37S, 39S)는, 정상적인 동작상태하에서 1.0 및 1.2 볼트 사이 어딘가로 바이어스된다. 상기 포개진 캐스코드 회로(78)는 op amp 에 의해 발생된 신호증폭의 대부분(아마도 70퍼센트)을 제공한다. 상기에 기술한 바와같이, 출력단(27)의 이득은, 공통 성분 입력 전압이 전압 공급레일중 어느 하나의 부근에 있는 경우 감소되고, 상기 출력단(27)에 있어서의 그러한 이득 손실은 온상태로 되는 입력회로(22 또는 24)의 이득을 증가시킴으로써 보상된다.
풀업 트랜지스터(80, 82, 84, 86)의 바이어싱은 일정하고, 풀다운 트랜지스터(88, 90, 92, 94)의 바이어싱은 가변적이다. 보다 구체적으로 기술하면, 상기 풀다운 트랜지스터(88, 90, 92, 94)의 바이어싱은, 연산 증폭기가 라인(37S, 39S) 중 하나상의 전압에 있어서의 돌발 강하를 야기시키는 매우 신속한 입력신호 전압 천이를 수신하는 경우에만 "정상적인" 세팅값으로부터 변화한다. 참조번호(37S 또는 39S) 중 어느 하나상에서의 대전압강하와 관련된 문제점은, 이로인해 상기 풀다운 트랜지스터(88, 92 또는 90, 94)중 2개가 선형 동작 영역에 들어가게 되는데, 이는 연산증폭기가 기능하는 것을 방지한다는 점이다.
고속 입력신호과도(또한 고 슬루율 상태라고도 함)는 노드(37S, 39S) 상의전압 평균을 효과적으로 감시하는 차동 비교기(98)의 사용에 의해 검출된다.
트랜지스터(100, 102)는, 트랜지스터(104)가 기준 트랜지스터로서 사용되는 차동 비교기(98)의 한측에 있다. 상기 비교기(98)는 상기 차동 비교기에 일정한 전류량을 공급하는 표준 전류원(105, 105A)을 지닌다. 노드(37S) 상의 전압이 정상적인 바이어스점보다 낮게되는 경우, 트랜지스터(102)는 정상적인 바이어스 레벨보다 많은 전류를 도통시킨다. 마찬가지로, 노드(39S)상의 전압이 바이어스점보다 낮게되는 경우, 트랜지스터(100)는 정상적인 바이어스 레벨보다 많은 전류를 도통시킨다. 트랜지스터(100, 102, 104)를 통해 도통되는 총체적인 전류량이 일정하게 유지되어야 하기때문에, 트랜지스터(104)를 통한 전류는, 돌발 입력 신호과도에 기인하여 노드(37S, 39S)상의 전압 레벨의 평균이 강하하게 되는 경우마다 감소된다. 트랜지스터(104)는 온상태로 바이어스되고, 노드(37S, 39S)가 모두 정상적인 바이어스 전압레벨의 부근에 있는 경우, 최대 전류를 도통시킨다는 점에유념하기 바란다. 트랜지스터(104)의 소오스는 다이오드 접속형 트랜지스터(106)의 드레인에 연결된다.
돌발 입력신호 과도가 입력회로(22)를 통해 노드(37S 또는 39S) 상에 하방전압 스파이크를 발생시키는 경우, 트랜지스터(100, 102)에 의해 도통되는 정미 전류는 증가함으로써, 트랜지스터(104)에 의해 도통되는 전류가 해당하는 양만큼 감소되게 한다. 트랜지스터(104)를 통해 감소된 전류는 트랜지스터(106) 및 노드(107)에 의해 풀다운 트랜지스터(92, 94)의 공통 게이트에 반조(mirror) 된다.
결과적으로, 트랜지스터(92, 94) 용 게이트 전압은 강하하고, 이들 트랜지스터는 보다적은 전류를 도통시킨다. 이러한 기술만이 슬루 제한을 방지하는데 반드시 필요하지 않는데, 그 이유는 트랜지스터(88, 90) 가 극히 빠른 과도에 대해 선형 동작 영역으로 여전히 전락할수 있기 때문이다. 레벨 시프트 회로(110)는 노드(107) 상의 전압을 추적하는 전압을 노드(111)상에 발생시킴으로써 이를 개선한다.
노드(107)는, 제2도와 관련하여 기술된 레벨 시프트 회로(55)와 구성 및 기능상 동일한 레벨 시프트회로(110)의 입력에 연결되어 있다. 노드(111)상의 레벨 시프트회로(110)의 출력은 노드(107) 상의 전압보다 대략 0.3V 크다. 따라서, 트랜지스터(88, 90) 용 공통 게이트 노드(111)는 노드(107) 상의 바이어스 전압을 추적하여, 노드(37S 또는 39S) 상에 큰 하방 스파이크가 존재할 경우조차 트랜지스터(88, 90)를 포화동작 영역으로 유지한다. 따라서, 노드(111)상의 전압 강하는 트랜지스터(88, 90)가 선형 동작 영역으로 전락하는 것을 방지하여, op amp 가 "슬루제한" 되는 것을 방지한다 바람직하게는, 트랜지스터(92, 94) 용 게이트 노드(107)는 1.0 및 1.25V 사이로 바이어스되며, 트랜지스터(88, 90) 용 게이트 노드는 1.25V 와 1.5V 사이로 바이어스된다.
요컨대, 증폭기 회로(27)의 동적 바이어스 회로(95)는 고속입력 신호과도가 존재할 경우 상기 합산 회로망(78)의 풀다운 트랜지스터(88, 90, 92, 94) 가 선형 동작 영역으로 전락되는 것을 방지한다. 이러한 기능은, 노드(37S, 39S) 상의 전압을 감시하고 필요에 따라 동적 바이어싱을 발생시키는 차동 트랜지스터쌍(98)의 사용을 통해 달성된다.
동적 바이어싱은 상기 합산 회로망의 풀다운 트랜지스터에 대하여 단지 필요하다. 이는 상기 합산 노드(37S, 39S)에 걸린 정적 전압이 낮게(예컨대, 1.5 볼트이하) 유지되기 때문이다. 그러므로, 트랜지스터(88,90)는 트랜지스터(84, 86)보다 훨씬 빠른 선형 동작영역으로 전락됨에 따라서, 슬루 제한에 대하여 풀업 디바이스(80, 82, 84, 86)는 고정된 바이어스 전압을 지닌다.
제5도는 입력회로(22, 24) 및 증폭기 회로(27)에 고정된 바이어스 전압을 제공하는 바이어스 발생기 회로(28)를 도시한 것이다. 본 발명의 한 실시예에서, CMOS op amp 가 대략 5.0V 의 Vdd 값 및 0 V 의 Vss 값을 구비하고 있는 경우, 회로(28)는 대략 2.5V의 바이어스 1 값, 대략 3.75V의 바이어스 2 값, 및대략 1.3V 의 바이어스 3 값을 발생시킨다.
본 발명이 몇몇 특정 실시예를 참조하여 기술되었지만, 상기 기술내용은 본 발명을 예시한 것뿐이지 본 발명을 제한하는 것으로 해석해서는 안된다. 당업자라면 첨부된 특허청구범위에 의해 정의된 바와같이 본 발명의 진정한 사상 및 범위로부터 이탈하지 않고서도 여러 형태로 변경할수 있다.

Claims (5)

  1. V+ 입력노드 및 V- 입력노드, 상기 V+ 및 V-입력노드에 연결되어 있으며, 상기 V+ 및 V- 입력노드중 서로 다른 노드에 연결되어 있는 게이트를 각각 지니는 한쌍의 트랜지스터, 및 상기 한쌍의 트랜지스터에 연결되어 있고 상기 한쌍의 트랜지스터에 제어가능한 전류를 공급하는 전류원을 포함하는 차동 입력회로, 및 상기 전류원 및 상기 V+ 및 V- 입력 노드에 연결되어 있으며 보다 낮은 전압을 지니는 상기 V+ 및 V- 신호중 한 신호에 해당하는 추적 전압을 발생시키고 상기 추적 전압에 따라 상기 전류원에 의해 공급된 상기 제어가능한 전류를 변조하여 상기 한쌍의 트랜지스터를 포화된 고 이득 상태로 유지하는 전압 추적 회로를 포함하는 연산 증폭기.
  2. 제1항에 있어서, 상기 전류원은 제2전류원 트랜지스터에 연결된 제1전류원을 포함하는 캐스코드형 트랜지스터쌍을 포함하는 연산 증폭기.
  3. 제2항에 있어서, 상기 전압 추적 회로는 상기 V+ 및 V-입력 노드중 서로 다른 노드에 연결된 게이트를 각각 지니는 제2트랜지스터쌍을 포함하는 연산 증폭기.
  4. 제3항에 있어서, 상기 전압 추적회로는 상기 추적 전압으로부터 미리 정해진 전압 오프셋을 지니는 제2추적 전압을 발생시키는 레벨 시프트 회로를 부가적으로 포함하며, 상기 추적 전압은 상기 제1전류원에 연결되어 있고, 상기 제2추적 전압은 상기 제2전류원 트랜지스터에 연결되어 있는 연산 증폭기.
  5. 제1항에 있어서, 상기 V+ 및 V- 입력 노드에 연결되어 있는 제2입력회로인 제2차동 입력회로를 부가적으로 포함하며, 상기 제1 및 제2차동 입력회로가 제1 및 제2중간 출력신호를 발생시키고; 상기 제1 및 제2중간 출력 신호를 결합시키고 풀다운 트랜지스터에 연결된 풀업 트랜지스터를 포함하는 합산 회로망, 및 상기 제1 및 제2중간 출력신호가 고속 천이를 지니는 경우 상기 풀다운 트랜지스터를 포화 동작 영역으로 유지시키도록 상기 풀다운 트랜지스터를 동적으로 바이어스시키는 바이어스 보상회를 포함하는 증폭단 회로를 부가적으로 포함하는 연산 증폭기.
KR1019950703349A 1993-02-17 1994-02-16 레일과레일사이의성능이개선된cmos연산증폭기 KR100295318B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US08/018093 1993-02-17
US08/018,093 US5334948A (en) 1993-02-17 1993-02-17 CMOS operational amplifier with improved rail-to-rail performance
US08/018,093 1993-02-17
PCT/US1994/001733 WO1994019866A1 (en) 1993-02-17 1994-02-16 Cmos operational amplifier with improved rail-to-rail performance

Publications (2)

Publication Number Publication Date
KR960701508A KR960701508A (ko) 1996-02-24
KR100295318B1 true KR100295318B1 (ko) 2001-09-17

Family

ID=21786195

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950703349A KR100295318B1 (ko) 1993-02-17 1994-02-16 레일과레일사이의성능이개선된cmos연산증폭기

Country Status (6)

Country Link
US (1) US5334948A (ko)
EP (1) EP0685126B1 (ko)
JP (1) JP3390172B2 (ko)
KR (1) KR100295318B1 (ko)
DE (1) DE69403776T2 (ko)
WO (1) WO1994019866A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5500624A (en) * 1994-11-02 1996-03-19 Motorola, Inc. Input stage for CMOS operational amplifier and method thereof
US5973956A (en) * 1995-07-31 1999-10-26 Information Storage Devices, Inc. Non-volatile electrically alterable semiconductor memory for analog and digital storage
US5764101A (en) * 1995-08-23 1998-06-09 National Semiconductor Corporation Rail-to-rail input common mode range differential amplifier that operates with very low rail-to-rail voltages
US5705921A (en) * 1996-04-19 1998-01-06 Cypress Semiconductor Corporation Low noise 3V/5V CMOS bias circuit
US5760647A (en) * 1996-06-04 1998-06-02 Motorola, Inc. High bandwidth fast settling time operational amplifier and method therefor
US5801524A (en) * 1997-05-27 1998-09-01 International Business Machines Corporation Voltage controlled current source for low voltage applications
IT1302081B1 (it) * 1998-02-27 2000-07-20 Sgs Thomson Microelectronics Generatore di fasi di tensione con aumentata capacita' di pilotaggio
US6107883A (en) * 1998-09-10 2000-08-22 Seiko Epson Corporation High gain, high speed rail-to-rail amplifier
GB2344902B (en) 1998-12-18 2003-04-23 Ericsson Telefon Ab L M Level shift circuit
US6057734A (en) * 1999-01-14 2000-05-02 Seiko Epson Corporation Symmetrical analog power amplifier
JP4766769B2 (ja) 2001-04-18 2011-09-07 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2002314399A (ja) 2001-04-18 2002-10-25 Mitsubishi Electric Corp 半導体集積回路
KR101067495B1 (ko) * 2003-05-26 2011-09-27 페어차일드코리아반도체 주식회사 레일-투-레일 차동입력단의 트랜스컨덕턴스 제어회로
US7777568B2 (en) 2004-12-02 2010-08-17 Mandate Chips and Circuits Pvt. Ltd. High frequency receiver preamplifier with CMOS rail-to-rail capability
US7852157B2 (en) * 2008-03-13 2010-12-14 Nec Electronics Corporation Differential amplifier
CN101534101A (zh) * 2008-03-13 2009-09-16 恩益禧电子股份有限公司 差分放大器
CN103999498B (zh) 2012-05-11 2018-03-09 华为技术有限公司 配置小区覆盖扩展偏移量的方法、装置及系统
US9225304B1 (en) * 2014-10-24 2015-12-29 Sandisk 3D Llc Single-stage folded cascode buffer amplifiers with analog comparators

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4267517A (en) * 1977-12-07 1981-05-12 Tokyo Shibaura Denki Kabushiki Kaisha Operational amplifier
US4458212A (en) * 1981-12-30 1984-07-03 Mostek Corporation Compensated amplifier having pole zero tracking
DE68910428T2 (de) * 1988-08-19 1994-05-11 Philips Nv Spannungs-/Stromwandler.
US5006817A (en) * 1989-10-13 1991-04-09 Sierra Semiconductor Rail-to-rail CMOS operational amplifier
KR920010346B1 (ko) * 1990-05-23 1992-11-27 삼성전자 주식회사 반도체 메모리의 센스앰프 구동회로
US5059921A (en) * 1990-07-27 1991-10-22 Motorola Inc. Amplifier having two operating modes

Also Published As

Publication number Publication date
DE69403776D1 (de) 1997-07-17
US5334948A (en) 1994-08-02
WO1994019866A1 (en) 1994-09-01
EP0685126A1 (en) 1995-12-06
EP0685126B1 (en) 1997-06-11
JP3390172B2 (ja) 2003-03-24
DE69403776T2 (de) 1997-12-18
JPH08507663A (ja) 1996-08-13
KR960701508A (ko) 1996-02-24

Similar Documents

Publication Publication Date Title
KR100295318B1 (ko) 레일과레일사이의성능이개선된cmos연산증폭기
US5602510A (en) Automatic transimpedance control amplifier having a variable impedance feedback
US4887048A (en) Differential amplifier having extended common mode input voltage range
US4533876A (en) Differential operational amplifier with common mode feedback
US4933644A (en) Common-mode feedback bias generator for operational amplifiers
US6252435B1 (en) Complementary differential amplifier with resistive loads for wide common-mode input range
US5631607A (en) Compact GM-control for CMOS rail-to-rail input stages by regulating the sum of the gate-source voltages constant
US5446396A (en) Voltage comparator with hysteresis
US6064267A (en) Current mirror utilizing amplifier to match operating voltages of input and output transconductance devices
US5212458A (en) Current mirror compensation circuit
US6433637B1 (en) Single cell rail-to-rail input/output operational amplifier
US6756839B2 (en) Low voltage amplifying circuit
US6304141B1 (en) Complementary input self-biased differential amplifier with gain compensation
US5550510A (en) Constant transconductance CMOS amplifier input stage with rail-to-rail input common mode voltage range
US5602495A (en) Apparatus for providing an output voltage with substantially identical rising and falling characteristics
US20050007195A1 (en) Low voltage high gain amplifier circuits
US4881045A (en) Transistor amplifier for high slew rates and capacitive loads
US6400219B1 (en) High-speed offset comparator
US4933643A (en) Operational amplifier having improved digitally adjusted null offset
US7463078B2 (en) Level-shifting differential amplifier
US6624696B1 (en) Apparatus and method for a compact class AB turn-around stage with low noise, low offset, and low power consumption
US7157970B2 (en) Rail-to-rail-input buffer
US5515006A (en) Low distortion efficient large swing CMOS amplifier output
US5061902A (en) Linear amplifier
US5864228A (en) Current mirror current source with current shunting circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120409

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 13

EXPY Expiration of term