KR960025130A - 펄스속도가 다른 두 프로세서 간에 제어신호조절장치 - Google Patents

펄스속도가 다른 두 프로세서 간에 제어신호조절장치 Download PDF

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Abstract

본 발명은 펄스속도가 다른 두 프로세서 간의 제어신호의 타이밍 특성을 조절할 수 있는 제어신호조절장치에 관한 것이다. 이 장치는 상기 링크 어뎁터에서 출력하는 제 1 제어신호를 프리세트단자로 입력하고, 신호입력단자는 기저전위에 접속시키고, 입력되는 클럭신호에 동기하여 신호를 출력하는 제1D플립플롭(60)과; 상기 링크 어뎁터에서 출력하는 제 1 제어신호를 프리세트단자로 입력하고, 상기 고속신호처리프로세서의 제 1 제어신호에 동기하여 발생하는 제 2 제어신호를 신호입력단자로 입력하고, 입력되는 클럭신호에 동기하여 신호를 출력하는 제 2 플립플롭(65)과; 상기 제 1 플립플롭의 제2출력신호와, 상기 제 2 플립플롭의 제1출력신호를 입력하고, 출력신호를 상기 고속처리프로세서의 제 1 제어신호 입력단자로 출력하는 제 1 낸드게이트(70)와; 상기 고속처리프로세서의 제 2 제어신호를 클리어단자로 입력하고, 상기 제 2 제어신호가입력되면, 소정시간 동안 펄스신호를 링크 어뎁터의 제 2 제어신호 입력단자로 출력하는 펄스지연부로 구성한 것을 특징으로 한다.

Description

펄스속도가 다른 두 프로세서 간에 제어신호조절장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 장치를 도시한 블럭도, 제4도는 제3도에 도시된 제어신호조절부의 상세회로도.

Claims (3)

  1. 고속처리프로세서와 병렬처리프로세서 사이에 상기 고속처리프로세서 보다 펄스속도가 늦은 링크어뎁터를 접속하고, 상기 고속처리프로세서와 링크 어뎁터 사이에 제어신호의 타이밍을 조절하기 위한 제어신호조절부를 접속한 병령처리시스템에 있어서; 상기 제어신호조절부는, 상기 링크 어뎁터에서 출력되는 제 1 제어신호를 프리세트단자로 입력하고, 신호입력단자는 기저전위에 접속시키고, 입력되는 클럭신호에 동기하여 신호를 출력하는 제1D 플립플롭(60)과; 상기 링크 어뎁터에서 출력되는 제1제어신호를 프리세트단자로 입력하고, 상기 고속처리프로세서의 제1제어신호에 동기하여 발생하는 제2제어신호를 신호입력단자로 입력하고, 입력되는 클럭신호에 동기하여 신호를 출력하는 제 2D플립플롭(65)과; 상기 제1플립플롭의 제2출력신호와, 사기 제2플립플롭의 제1출력신호를 입력하고, 출력신호를 상기 고속 처리프로세서의 제1제어신호 입력단자로 출력하는 제1 낸드게이트(70)와; 상기 고속처리프로세서의 제2제어신호를 클리어단자로 입력하고, 상기 제2제어신호가 입력되면, 소정시간 동안 펄스신호를 링크 어뎁터의 제2제어신호 입력단자로 출력하는 펄스지연부로 구성한 것을 특징으로 하는 펄스 속도가 다른 두 프로세서 간에 제어신호조절장치.
  2. 제1항에 있어서; 상기 펄스지연부는, 공급전원을 신호입력단자로 입력하고, 상기 고속처리프로세서의 제2제어신호를 클리어단자로 입력하는 제3플립플롭(63)과; 상기 제3플립플롭의 출력단자와 입력단자를 접속한 제4플립플롭(63)과; 상기 제 3,4 플립플롭의 출력신호를 입력하는 제4낸드게이트(75)를 포함하여 구성한 것을 특징으로 하는 펄스속도가 다른 두 프로세서 간에 제어신호조절장치.
  3. 제2항에 있어서; 상기 고속처리프로세서의 제2제어신호와 상기 제2D 플립플롭의 출력신호를 입력하는 제2낸드게이트(73)와; 상기 제2낸드게이트의 출력을 입력하고, 출력을 상기 제2D 플립플롭의 신호입력단자로 출력하는 제3낸드게이트(77)를 더 포함하여 구성한 것을 특징으로 하는 펄스속도가 다른 두 프로세서 간에 제어신호조절장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940038744A 1994-12-29 1994-12-29 펄스속도가 다른 두 프로세서 간에 제어신호조절장치 KR0135007B1 (ko)

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