KR960016151A - 고주파수의 위상 로크 루프 회로 - Google Patents

고주파수의 위상 로크 루프 회로 Download PDF

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Abstract

고주파수 위상 로크 루프 회로가 CMOS기술과 관련된 최고 주파수를 효과적으로 증가시킨다. 이 회로는 입력부 및 출력부를 가진 제1위상 로크 루프 하부회로, 제1위상 로크 루프 회로의 입력부에 연결된 입력부 및 출력부를 가진 제2위상 로크 루프 하부회로, 및 제1 및 제2위상 로크 루프 하부회로들의 출력부들에 연결된 제1 및 제2입력부들 및 출력부를 가진 유일한 논리합 회로를 포함한다. 제1 및 제2위상 로클 루프는 평형으로 또는 주종관계로 배열될 수 있다.

Description

고주파수의 위상 로크 루프 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 회로의 작동을 설명하는 파형도이다.

Claims (18)

  1. 입력부와 출력부를 가진 제1위상 로크 루프 회로, 제1위상 로크 루프 회로의 입력부에 연결된 입력부 및 출력부를 가진 제2위상 로크 루프 회로, 및 제1 및 제2위상 로크 루프 회로들의 출력부들에 연결된 제1 및 제2입력부들 및 출력부로 이루어진 회로.
  2. 제1항에 있어서, 제1 및 제2위상 로크 루프 회로들이 예정된 입력 주파수를 가진 신호를 발생시키는 수정에 연결되어 있으며, 유일한 논리합 회로의 출력부가 입력부 주파수의 예정된 배수인 출력부 주파수를 가진 출력 신호를 제공하는 것을 특징으로 하는 회로.
  3. 제2항에 있어서, 출력 주파수가 500메가헤르츠보다 큰 것을 특징으로 하는 회로.
  4. 제2항에 있어서, 출력 주파수가 1기가헤르츠보다 큰 것을 특징으로 하는 회로.
  5. 제1항에 있어서, 제1위상 로크 루프 회로가, 제1위상 로크 루프 회로에 대한 입력부 및 출력부를 갖는 N으로 분할된 회로, N으로 분할된 회로의 출력부에 연결된 제1입력부, 제2입력부 및 출력부를 가진 위상 감지기, 위상 감지기의 출력부에 연결된 입력부 및 출력부를 가진 전하 펌프, 전하 펌프의 출력부에 연결된 입력부 및 출력부를 가진 루프 필터, 루프 필터의 출력부 및 유일한 논리합 회로의 제1입력부에 연결된 입력부를 가진 전압 제어 발진기, 및 전압 제어 발진기의 출력부에 연결된 입력부 및 위상 감지기의 제2입력부에 연결된 출력부를 가진 M으로 분할된 회로로, 이루어진 것을 특징으로 하는 회로.
  6. 제5항에 있어서, 제2위상 로크 루프 회로가, 제2위상 로크 루프 회로에 대한 입력부 및 출력부를 가진 O으로 분할된 회로, O로 분할된 출력부에 연결된 제1입력부, 제2입력부 및 출력부를 가진 위상 감지기, 위상 감지기의 출력부에 연결된 입력부 및 출력부를 가진 전하 펌프, 전하 펌프의 출력부에 연결된 입력부 및 출력부를 가진 루프 필터, 루프 필터의 출력부에 연결된 입력부 및 유일한 논리합 회로의 제2입력부에 연결된 출력부를 가진 전압 제어 발전기, 및 전압 제어 발전기의 출력부에 연결된 입력부 및 위상 감지기의 제2입력부에 연결된 출력부를 가진 P로 분할된 회로로, 이루어진 것을 특징으로 하는 회로.
  7. 제6항에 있어서, 제1 및 제2위상 로크 루프 회로들의 입력부들이 예정된 입력 주파수를 가진 입력 신호를 발생시키는 수정에 연결되어 있고, 비율들 M : N 및 P; O는 공통 비율과 같으며, 유일한 논리합 회로의 출력부는 공통 비율의 두배가 곱해진 입력 주파수와 같은 출력 주파수를 가진 출력 신호를 제공하는 것을 특징으로 하는 회로.
  8. 제7항에 있어서, N으로 분할된 회로가 수정으로부터 입력 신호의 양가장자리에 유발하며 O로 분할된 회로가 수정으로부터 입력 신호의 음 가장자리에 유발하는 것을 특징으로 하는 회로.
  9. 제8항에 있어서, 유일한 논리합 회로의 제1입력부에서의 제1신호와 유일한 논리합 회로의 제2입력부에서의 제2신호의 위상차가 90도인 것을 특징으로 하는 회로.
  10. 제5항에 있어서, 제1위상 로크 루프 회로가 주 위상 로크 루프 회로로 이루어져 있으며, 제2위상 로크 루프 회로가 종 위상 로크 루프 회로로 이루어진 것을 특징으로 하는 회로.
  11. 제10항에 있어서, 제2위상 로크 루프 회로가, 제2위상 로크 루프 회로에 대한 입력부 및 출력부를 가진 O로 분할된 회로, O로 분할된 출력부에 연결된 제1입력부, 제2입력부 및 출력부를 가진 위상 감지기, 위상 감지기의 출력부에 연결된 입력부 및 출력부를 가진 전하 펌프, 전하 펌프의 출력부에 연결된 입력부 및 출력부를 가진 루프 필터, 루프 필터의 출력부에 연결된 제1입력부, 제1위상 로크 루프 회로의 전압 제어 발전기의 출력부에 연결된 제2입력부, 제1위상 로크 루프 회로의 전압 제어 발전기의 출력부에 연결된 제2입력부, 및 유일한 논리합 회로의 제2입력부에 연결된 출력부를 가진 지연 회로, 및 지연 회로의 출력부에 연결된 입력부 및 위상 감지기의 제2입력부에 연결된 출력부를 가진 P로 분할된 회로로, 이루어진 것을 특징으로 하는 회로.
  12. 제11항에 있어서, 제1 및 제2위상 로크 루프 회로들의 입력부들이 예정된 입력 주파수를 가진 입력 신호를 발생시키는 수정에 연결되어 있고, 비율들 M : N 및 P; O는 공통 비율과 같으며, 유일한 논리합 회로의 출력부는 공통 비율의 두배가 곱해진 입력 주파수와 같은 출력 주파수를 가진 출력 신호를 제공하는 것을 특징으로 하는 회로.
  13. 제12항에 있어서, N으로 분할된 회로가 수정으로부터 입력 신호의 양가장자리에 유발하며 O로 분할된 회로가 수정으로부터 입력 신호의 음 가장자리에 유발하는 것을 특징으로 하는 회로.
  14. 제13항에 있어서, 유일한 논리합 회로의 제1입력부에서의 제1신호와 유일한 논리합 회로의 제2입력부에서의 제2신호의 위상차가 90도인 것을 특징으로 하는 회로.
  15. 제1위상 로크 루프 하부회로에 대한 입력부 및 출력부를 가진 N으로 분할된 회로, 및 N으로 분할된 회로의 출력부에 연결된 제1입력부, 및 제2입력부를 가진 위상 감지기, 및 입력부 및 위상 감지기의 제2입력부에 연결된 출력부를 가진 M으로 분할된 회로를 가진, 루프 회로를 포함한, 입력부 및 출력부를 가진 제1위상 로크 루프 하부회로, 제2위상 로크 루프 하부 회로에 대한 입력부 및 출력부를 가진 N으로 분할된 회로, 및 N으로 분할된 출력부에 연결된 제1입력부, 및 제2입력부를 가진 위상 감지기, 및 입력부 및 위상 감지기의 제2입력부에 연결된 출력부를 가진 M으로 분할된 회로를 가진, 루프 회로를 포함한, 제1위상 로크 루프 하부 회로의 입력부에 연결된 입력부 및 출력부를 가진 제2위상 로크 루프 하부회로, 및 제1 및 제2위상 로크 루프 하부회로들의 출력부들에 연결된 제1 및 제2입력부들 및 출력부를 가졌으며, 그 출력부가 비율 M : N의 두배가 곱해진 제1 및 제2위상 로크 루프 하부회로들의 입력부들에 적용된 입력 신호의 입력 주파수와 동일한 출력 주파수를 가진 출력 신호를 제공하는, 유일한 논리합 회로로 이루어진, CMOS(상보형 금속 산화막 반도체) 위상 로크 루프 회로.
  16. 주 위상 로크 루프 하부회로에 대한 입력부 및 출력부를 가진 N으로 분할된 회로, 및 N으로 분할된 회로의 출력에 연결된 제1입력부 및 제2입력부를 가진 위상 감지기, 출력부를 가진 전압 제어 발전기, 및 전압 제어 발전기의 출력부에 연결된 입력부 및 위상 감지기의 제2입력부에 연결된 출력부를 가진 M으로 분할된 회로를 가진, 루프 회로를 포함한, 입력부와 출력부를 가진 주 위상 로크 루프 하부회로, 종 위상 로크 루프 하부회로에 대한 입력부 및 출력부를 가진 N으로 분할된 회로, 및 N으로 분할된 출력부에 연결된 주 입력부 및 제2입력부를 가진 위상 감지기, 주 위상 로크 루프 하부회로의 전압 제어 발전기의 출력부에 연결된 입력부 및 출력부를 가진 지연 회로, 및 지연 회로의 출력부에 연결된 입력부 및 위상 감지기의 제2입력부에 연결된 출력부를 가진 M으로 분할된 회로를 가진, 루프 회로를 포함한, 주 위상 로크 루프 하부회로의 입력부에 연결된 입력부 및 출력부를 가진 종 위상 로크 루프 하부회로, 및 주종 위상 로크 루프 하부회로들의 출력부들에 연결된 주 및 제2입력부들, 및 출력부를 가지며, 그 출력부가 비율 M : N의 두배가 곱해진 주종 위상 로크 루프 하부회로들의 입력부들에 적용된 입력 신호의 입력 주파수와 동일한 출력 주파수를 가진 출력 신호를 제공하는, 유입한 논리 회로로 이루어진 CMOS회로.
  17. 입력 주파수를 가진 입력 신호를 발생시키는 수정, 입력부와 출력부를 가진 제1위상 로크 루프 하부회로, 제1위상 로크 루프 하부회로의 입력부에 연결된 입력부 및 출력부를 가진 제2위상 로크 루프 하부 회로, 및 제1 및 제2위상 로크 루프 하부회로들의 출력부들에 연결된 제1 및 제2입력부 및 입력 주파수인 출력 주파수의 예정된 배수인 출력 신호를 발생시키는 출력부를 가진 유일한 논리합 회로로 이루어진, 위상 로크 루프 회로, 및 유일한 논리합 회로의 출력부에 연결된 논리 요소로, 이루어진 시스템.
  18. 제1위상 로크 루프 회로에 의하여, 절반의 주파수를 갖는 제1신호를 발생시키는 단계, 제2위상 로크 루프 회로에 의하여, 절반의 주파수를 가지며 제1신호와는 위상이 90도만큼 다른 제2신호를 발생시키는 단계, 및 제1 및 제2신호들을 유일한 논리합 논리 요소에 연결시키는 단계로 이루어진, 주파수를 가진 시각 신호를 발생시키는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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