KR960015677B1 - 적분 회로 - Google Patents

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KR960015677B1
KR960015677B1 KR1019910009921A KR910009921A KR960015677B1 KR 960015677 B1 KR960015677 B1 KR 960015677B1 KR 1019910009921 A KR1019910009921 A KR 1019910009921A KR 910009921 A KR910009921 A KR 910009921A KR 960015677 B1 KR960015677 B1 KR 960015677B1
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미키오 고야마
히로시 다니모토
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가부시기가이샤 도시바
아오이 죠이치
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Abstract

내용없음

Description

적분 회로
제1도는 본 발명의 일실시예에 따른 적분 회로를 도시하는 회로도.
제2도는 차동 증폭기를 구성하는 바이폴라 트랜지스터의 에미터가 전계효과 트랜지스터를 통해 서로 접속되는 적분 회로를 도시하는 회로도.
제3도는 정귀환 회로를 부가한 적분 회로를 도시하는 회로도.
제4도는 DC 이득 제어를 이용하는 적분 회로를 도시하는 회로도.
제5도는 제2도 및 제3도에 나타낸 회로를 조합하여 구성된 적분 회로를 도시하는 회로도.
제6도는 바이폴라 트랜지스터의 에미터 간의 저항값을 사전 설정된 상한 값으로 하는 적분 회로를 도시하는 회로도.
제7도는 제5도 및 제6도에 나타낸 실시예를 조합히여 구성된 적분 회로를 도시하는 회로도.
제8도는 제7도에 나타낸 회로의 변형예로서 적분 회로를 도시하는 회로도.
제9도는 디지탈 제어에 따라 동작되는 적분 회로를 도시하는 회로도.
제10도는 개선된 비선형성을 가진 적분 회로를 도시하는 회로도.
제11도는 본 발명의 다른 실시예에 띠라 개선된 비선형성을 가진 적분 회로를 도시하는 회로도.
제12도는 바이폴라 트랜지스터의 에미터를 서로간에 접속하는 전계효과를 트랜지스터의 비선형성이 개선된 적분 회로를 도시하는 회로도.
제13도는 제12도에 나타낸 회로의 변형예로서 적분 회로를 도시하는 회로도.
제14도는 본 발명의 적분 회로를 사용하는 액티브 필터를 도시하는 회로도.
제15도는 제14도에 나타낸 회로에서 전압 제어 전류원을 도시하는 회로도.
제16도는 제15도의 액티브 필터를 구체적으로 도시하는 회로도.
제17도는 본 발명의 적분 회로를 사용하는 액티브 필터를 도시하는 회로도.
제18도는 제14도의 전압 제어 전류원를 도시하는 회로도.
제19도는 본 발명의 적분 회로를 사용하는 또 다른 액티브 필터를 도시하는 회로도.
제20도는 5차의 격자형 로우패스 필터를 도시하는 회로도.
제21도는 본 발명의 적분 회로에 의해 구성된 제20도의 로우패스 필터를 도시하는 회로도.
제22도는 본 발명의 적분 회로를 사용하는 전압 제어 발진기를 도시하는 회로도.
제23도는 종래의 적분 회로를 도시하는 회로도.
제24도는 종래의 적분 회로를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 제1바이폴라 트랜지스터 12 : 제2바이폴라 트랜지스터
13,14,15,16,27,28 : 전류원
18,23,11',12',18',11",12",18",18a,18b : 전계효과 트랜지스터(FET)
19,24 : 제어단자 21 : 제2바이폴라 트랜지스터
22 : 제4바이폴라 트랜지스터
30∼33,41,42,61,70∼80 : 전압 제어 전류원
45,46 : 귀환 소자 OP1,OP2 : 차동증폭기
본 발명은 적분 회로에 관한 것으로서, 특히 액티브 필터등에 응용되는 가변 시정수를 갖는 적분 회로에 관한 것이다.
근래에는 액티브 필터의 고주파수 IC화가 진척되어, VTR 또는 TV 수상기등의 영상기기에서 사용되는 비디오 주파수대(수 MHz)를 갖는 액티브 필터를 커패시터와 함께 IC에 내장시키는 시도가 이루이지고 있다. 또 액티브 필터의 고주파화가 더 한층 진전될 경우, 고화질 TV에서 사용되는 20HMz∼35MHz의 주파수를 가진 고정밀도의 로우패스 필터와, 통신 분야에서 사용되는 수십 MHz의 주파수로 동작하는 고 Q의 밴드패스 필터 등도 실현 가능한 것으로 생각된다.
수 MHz 이상의 주파수 대역을 가진 액티브 필터가 2단의 증폭단으로 구성되는 연산 증폭기 형태의 필터에 의해 실현될 경우에는 위상 보상이 필요하므로 양호한 주파수 특성을 얻기가 어렵다. 그러므로 이와 같은 높은 주파수대를 가진 액티브 필터를 실현할 경우에는 커패시터를 부하로 한 차동 증폭회로에 의하여 구성되는 적분 회로가 사용되고 있다. 액티브 필터를 구성하는 적분 회로에 요구되는 성능으로는 다음의 항복을 들 수 있다.
a. IC에 내장된 커패시터의 용량 값의 변동을 보정할 수 있도록 가변 시정수를 가져야 한다.
b 액티브 필터를 구성했을 경우 높은 S/N 비를 가져야 한다.
c. 작은 변형률을 가져야 한다.
여기에서, 요구조건 b를 만족시키기 위하여 적분 회로에 필요한 성능에 대해 이하에 설명한다.
필터의 S/N비는 적분 회로를 구성하는 차동 증폭기의 입력 레벨 범위(Vr로 함)와, 필터로 부터 출력되는 잡음 전압의 제곱평균 값의 제급근과의 비로 정의되며, 다음 식(1)으로 나타낸다.
출력 잡음 전압은 문헌 1 : ''High frequency CMOS contionous-time filters"에 기술되고 있는 해석 결과에 따라 등가 입력 잡음 전압 Vin의 제곱 평균 값, 필터의 Q와 중심 주파수 fo에 비례하고, 2차 필터의 경우 다음식(2)로 나타낸다.
여기서, △f는 대역폭이다.
(1),(2)식의 결과로부터 입력 레벨범위(Vr)와 등가 입력 잡음 전압(Vin)과의 비가 큰 적분 회로를 사용하면, 액티브 필터의 S/N 비를 크게 할 수 있음을 알 수 있다.
제23도에 도시된 바와 같이, 게인셀에 의한 적분 회로는 액티브 필터용의 적분 회로로서 널리 사용되고 있다. 이 적분 회로는 예를들면 일본국 특개소 58-161413호 공보에 기재된 다목적 필터에 사용되고 있다. 에미터 디제너레이션 저항(RE)에 의한 국부 귀환에 의하여 트랜지스터(Q3)의 트랜스 컨덕턴스(gm)과 에미터 디제너레이션 저항(RE)과의 적(product)이 1보다 충분히 클때(gm, RE>>1), 트랜지스터 Q1및 Q2로 구성되는 차동 증폭기의 비선형성은 선형의 I/O 특성을 갖도록 개선된다. 더욱이, 에미터 디제너레이션 저항(RE)이 없는 회로와 비교해서 gm. RE배의 넓은 입력 레벨 범우(100m Vpp x gm. RE)가 얻어진다.
게인셀의 트랜스 컨덕턴스(Gm)는 에미터 디제너레이션 저항(RE)의 역수와 전류(I1,I2)의 비와의 적, 즉(1/RE)·(I1/I2)가 된다. 액티브 필터에 사용되는 적분 회로에서는 필터의 특성(주로 컷오프 주파수 또는 중심 주파수)을 변경시키기 위하여 가변 시정수를 갖는 것이 요구된다.
종래의 적분 회로에 있어서는 차동 증폭기의 출력을 트랜지스터(Q5)에 의하여 대수적으로 압축하고, 트랜지스터(Q3)에 의하여 실제로 신장을 실시하여 출력신호(Vout)를 취출한다. 더우기, I2또는 I1의 전류값에 의하여 전체의 트랜스 컨덕턴스를 가변하여, 시정수를 변경할 수 있도록 하고 있다. 따라서, 이 적분 회로에서는 압축/신장의 과정에서 잡음이 증폭되고, 등가 입력 잡음 전압의 제곱 평균 값는 간단한 설명을 위해 I1=I2로 하고, 적분 회로가 출력 임피던스가 낮은 회로에 의해 구동했을 경우를 가정할 경우, 다음식(3)으로 주어진다. 이 경우에 베이스 전류에 의한 쇼트 노이즈는 작으므로 무시된 것으로 한다.
단, n=gm·RE일 경우,
k : 볼츠만 정수
T : 절대온도
RB: 트랜지스터의 베이스 저항
Gm : 게인셀의 트랜스 컨덕턴스이다.
비교를 위하여 에미터 디제너레이션 저항(RE)이 없는 가장 기본적인 차동 증폭기의 등가 입력 잡음 전압를 다음식(4) 로 나타낸다.
단, gm' : 트랜지스터의 트랜스 컨덕턴스이다.
여기에서, 2종류의 트랜스 컨덕턴스(Gm,gm')의 값이 동일한 것으로 가정할때, (3)식과 (4)식의 결과를 비교하면 베이스저항(RE)에 의한 열 잡음은 전압 값의 항으로배, 쇼트 잡음은배로 증폭됨을 알 수 있다. 그 잡음은 입력 레벨 범위를 확대하는 동시에 잡음이 증가되므로, S/N 개선 효과는 크게 기대할 없다.
문헌 "Gyrator Video Filter IC with Automatic Tuning", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL SC-15, 1980년, 12월, 제965페이지, 제7도, 1980에 개시된 적분 회로에 따르면, 제24도에 도시된바와 같이 단지 에미터 디제너레이션 저항(RE)에 의하여 선형성이 개선되고, 종래의 필터의 게인셀로서 대수압축/신장을 행하지 않기 때문에 잡음은 증폭되지 않는다. 이 회로가 등가 입력 전압의 제곱 평균값은 종래회로의 트랜스 컨덕턴스를 Gm'으로하면, 다음 식(5)로 주어진다.
게인셀과 비교하여 회로에서 출력되는 잡음은 매우 작고, 입력 레벨 범위를 확대(n→증대)해도 잡음은 증가하지 아니한다.
종래의 적분 회로에서는 예를들면 I1의 전류 값을 변경시킴에도 불구하고 트랜스 컨덕턴스(Gm')는 변경되지 않는다. 이러한 이유로 이하여, 제24도에 도시된 바와 같이 부하 용량으로서 버랙터 다이오드(VD)를 사용하여 바이어스 전압(VB)을 변경하여 용량을 가변함으로써 적분 회로의 시정수를 제어할 필요가 있다. 그러나, 이와같이 하면 필연적으로 입력 신호에 의하여 부하 용량이 변화되므로 변형의 발생은 피할 수 없다. 또한 버랙터 다이오드는 일반적으로 용량의 가변 범위를 넓히는 것이 어렵기 때문에 적분 회로의 시정수의 가변 범위도 좁다. 따라서, 이러한 적분 회로를 사용하여 액티브 필터를 구성하면 컷오프 주파수의 가변성을 소정의 주파수로 보정할 수 없는 경우가 종종 있다.
버랙터 다이오드의 용량 가변 범위를 넓히려고 하면, 입력 신호에 의한 부하 용량 변화에 기인하는 변형은 증대하게 된다.
상기와 같이 종래의 게인셀에 의한 적분 회로에서는 차동 증폭기의 트랜스 컨덕턴스를 변경하는 것으로 시정수를 용이하게 또 광범위하게 변경할 수가 있으나, 잡음을 증폭시키는 문제가 있다. 또 버랙티 다이오드를 사용하여 적분 회로의 시정수를 변경하는 것으로는 시정수의 가변 범위가 좁고, 그 가변 범위를 확대하려고 하면 변형이 증대되는 문제가 있었다.
본 발명은 변형을 증가시키지 않고 광범위하게 트랜스 컨덕턴스를 변경함으로써 시정수를 가변시킬 수 있고, 잡음이 증폭되지 않는 적분 회로를 제공하는 것을 목적으로 한다.
본 발명은 최소한 2개의 바이폴라 트랜지스터를 증폭 소자로 하는 차동 증폭기의 부하로서 커패시터를 접속하여 구성된 적분 회로에 있어서, 2개의 바이폴라 트랜지스터의 에미터 전극간에 전계효과 트랜지스터의 소스 전극 및 드레인 전극을 접속하고, 이 전계효과 트랜지스터의 게이트 전극을 제어 단자에 접속하여 구성되는 것을 특징으로 한다.
차동 증폭기는 증폭 소자로서 제1 내지 제4의 바이폴라 트랜지스터를 포함한다. 제1 및 제2의 바이폴라트랜지스터의 베이스 전극을 입력단으로 하고, 제1 및 제2의 바이폴라 트랜지스터의 최소한 한쪽의 콜렉터 전극을 출력단으로 한다. 제3의 바이폴라 트랜지스터의 콜렉터 전극 및 베이스 전극은 제1 및 제2의 바이폴라 트랜지스터의 에미터 전극에 각각 접속된다. 제4의 바이폴라 트랜지스터의 콜렉터 전극 및 베이스 전극은 제2 및 제1의 바이폴라 트랜지스터의 에미터 전극에 각각 접속된다. 이 경우, 상기 회로와 같이 차동 증폭회로의 부하로서 커패시터를 접속함으로써 적분 회로가 구성된다. 그리고 제3 및 제4의 바이폴라 트랜지스터의 에미터 전극간에 전계효과 트랜지스터의 소스 전극 및 드레인 전극을 접속하고, 그 전계효과 트랜지스터의 게이트 전극을 제어 단자에 접속한다.
본 발명의 적분 회로에서는 새로 설치된 전계효과 트랜지스터(이하, FET로 호칭함)의 소스 및 드레인 전극간의 저항을 게이트 전압을 이용하여 변화시킴으로써, 게인셀에 의한 적분 회로와 유사하게 차동 증폭 회로의 트랜스 컨덕턴스가 광범위하게 변화된다. 그 결과, 적분 회로의 시정수가 변화된다. 이 적분 회로를 액티브 필터에 사용했을 경우 적분 회로의 시정수의 변화에 의하여, 에컨대, 컷오프 주파수를 변화시킬 수 있게 된다.
FET에 의해 발생되는 잡음중 l/f 잡음은 저주파에서 무시할 수 없다. 그러나, 본 발명의 적분회로는 예를 들어 비디오 주파수대인 수 MHz의 주파수로 사용하는 필터에 응용된다고 가정할 경우, FET의 소스 및 드레인 전극간의 저항값에 대응하는 열 잡음이 지배적이다. 따라서, 본 발명의 적분회로의 등가 입력 잡음전압의 제곱평균값는 종래의 잡음 증폭 효과를 갖지 않는 적분회로와 거의 동등하고, 게인 셀에 의한 적분회로에 비교하여 각별히 저잡음이 되는 적분회로가 된다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도에 있어서, 차동증폭기는 제1 및 제2의 바이폴라 트랜지스터(이하, 단순히 트랜지스터로 호칭함)(11,12)와, 그 트랜지스터(11,12)의 콜렉터 전극과 전원 Vcc 사이에 접속되는 부하로서 전류원(13,14)과, 트랜지스터(11,12)의 에미터 전극과 접지 GND간에 각각 접속되어 차동증폭기의 전류값을 결정하는 전류원(15,16)으로 구성된다. 트랜지스터 (11,12)의 베이스 전극은 입력단자(IN1,IN2)에 각각 접속되고, 트랜지스터(11,12)의 콜렉터 전극은 출력단자(OUT1,OUT2)에 각각 접속되어 있다. 이 차동증폭기의 부하로서 트랜지스터(11,12)의 콜렉터 전극간에 커패시터(17)가 접속됨으로써 적분회로가 구성된다.
그리고 트랜지스터(11,12)의 에미터 전극 사이에는 전계효과 트랜지스터(이하, FET로 호칭함)(18)의 소스 전극 및 드레인 전극이 접속되어 있다. 이 FET(18)의 게이트 전극은 제어단자(19)에 접속되어 있다. FET(18)는 가변 저항 소자로서 사용된다. FET(18)의 소스 전극과 드레인 전극간의 저항값은 제어단자(19)를 통하여 게이트 전극에 인가되는 제어 전압 Vc에 의하여 제어된다. FET(18)로서는 MOSFET 또는 정합형 FET중 이느것을 사용해도 된다.
입력 신호는 입력단자(IN1,IN2)에 인가되고, 그것에 의하여 트랜지스터(11,12)의 콜렉터 전류의 레벨이 변화된다. 이 콜렉터 전류 레벨의 변화에 따라 출력 신호가 출력단자(OUT1,OUT2)로부터 차동 출력으로서 취출된다.
이와 같이 구성된 적분회로에서, FET(18)는 차동증폭기의 에미터 디제너레이션 저항으로서 작용하므로, FET(18)의 게이트 전극에 인가하는 제어 전압 Vc에 의하여 FET(18)의 소스 전극과 드레인 전극간의 저항값을 변경함으로써 차동증폭기의 트랜스 컨덕턴스를 변화시킬 수 있다. 이 결과, 차동증폭기의 트랜스 컨덕턴스와 커패시터(17)의 용량에 의해 결정되는 적분회로의 시정수가 변화된다. 이와 같이 본 발명의 적분회로에 의하면, 트랜스 컨덕턴스의 가변에 의하여 시정수를 광범위하게 변화시킬 수가 있다. 이 경우, 버랙터 다이오드를 사용하여 시정수를 가변하는 종래의 회로와 다른 변형이 발생되지 않는다.
또, 이 적분회로는 종래의 회로와는 달리 잡음 증폭 작용이 없기 때문에 등가 입력 잡음 전압의 제곱평균값은 종래의 회로와 동일하게 하고, 입력 레벨 범위, 즉 n=gm·RE(gm)은 트랜지스터의 트랜스 컨덕턴스, RE는 FET(18)의 소스 및 드레인 전극간의 저항값)가 증가하더라도 잡음은 증가하지 않는다.
본 발명의 적분회로는 후술하는 바와 같이 액티브 필터에 가장 적합하다. 액티브 필터를 고주파대에서 동작시킬 경우, 컷오프 주파수를 증가시키기 위하여 차동증폭기의 트랜스 컨덕턴스(Gm)를 높일 필요가 있다. 이러한 이유로 인하여 차동증폭기에 사용하는 트랜지스터의 트랜스 컨덕턴스(gm)를 크게할 필요가 있다. 본 발명의 적분회로에서는 차동증폭기의 증폭 소자로서 바이폴라 트랜지스터(11,12)를 사용하고 있기 때문에 트랜스 컨덕턴스(Gm)를 용이하게 증가시킬 수 있다.
즉, 차동증폭기의 증폭 소자로서 사용되는 MOSFET의 트랜스 컨덕턴스(gm)는 MOSFET가 정상적인 디멘션을 갖고 있는한 동일한 동작 전류에 의해 차동증폭기의 증폭 소자로서 사용된 바이폴라 트랜지스터의 1/10(gm)이 된다. 따라서, MOSFET는 바이폴라 트랜지스터와 동일한 gm을 얻기 위해 그 바이폴라 트랜지스터에 사용된 것에 비해 10배 정도의 전류를 필요로 한다. 이것은 소비 전류 및 발열면에서 바람직하지 못하다. 따라서, 고주파대에서 동작하는 액티브 필터로의 응용을 고려했을 경우, 적분회로를 구성하는 차동증폭기에는 바이폴라 트랜지스터를 사용하는 것이 바람직하다.
다음에 본 발명의 다른 실시예를 설명한다. 제2도 내지 제6도는 각각 본 발명의 다른 실시예에 관한 적분회로이다. 제2도 내지 제6도의 참조부호는 제1도와 동일한 부분에 동일부호를 부여하여 상이점 만을 설명한다.
제2도에 나타낸 실시예는 제1도에 도시된 회로에 제3 및 제4의 트랜지스터(21,22)로 구성된 정귀환 회로를 부가하였다. 이러한 회로 구성은 선형 입력 범위를 확대한 적분회로를 얻을 수 있다. 보다 구체적으로 말하자면, 제3의 트랜지스터(21)의 콜렉터 전극 및 베이스 전극은 제1 및 제2의 트랜지스터(11,12)의 에미터 전극에 각각 접속되어 있다. 제4트랜지스터(22)의 콜렉터 전극 및 베이스 전극은 제2 및 제1트랜지스터(12,11)의 에미터 전극에 각각 접속되어 있다. 차동증폭기의 전류값을 결정하는 전류원(15,16)은 트랜지스터(21,22)의 에미터 전극과 접지 GND 사이에 각각 접속되어 있다. 또한 본 실시예에서, 트랜지스터(21,22)의 에미터 전극 사이에는 FET(18)의 소스 전극 및 드레인 전극이 접속되어 있다. 또, 이와같이 제3 및 제4의 트랜지스터(21,22)로 구성된 정귀환 회로를 설치함으로써 바이폴라 트랜지스터의 전압-전류 특성의 비선형성을 개선할 수 있음은 공지되고 있다.
제3도의 실시예는 차동증폭기의 부하로서 트랜지스터(11,12)의 콜렉터 전극에 직류이득 가변용의 FET(23)의 소스 전극 및 드레인 전극을 접속한 것이다. FET(23)의 게이트 전극은 제어단자(24)에 접속되어 있다. 이 제어단자(24)에 인가하는 제어전압을 변경함으로써 FET(23)의 소스 및 드레인 전극간의 저항값이 변경되어 직류이득이 변화한다. 이러한 동작에 의하여 저주파의 폴을 변화시켜서 바람직하지 못한 고주파 성분의 위상 지연을 보상할 수 있다. 이 방법은 예를들면 앞에서 소개한 문헌 1에도 기재되어 있다.
제4도의 실시예는 제2도 및 제3도의 실시예를 조합하여 양 실시예의 효과를 달성하도록 한 예이다. 보다 구체적으로는 차동증폭기의 전류값을 결정하는 전류원(15,16)을 트랜지스터(21,22)의 에미터 전극과 접지 GND 사이에 각각 접속한 것이다. 직류이득을 변화시키는 FET(23)의 소스 및 드레인 전극은 트랜지스터(11,12)의 콜렉터 전극에 각각 접속된다. 이러한 구성에 의해 바이폴라 트랜지스터의 전압-전류 특성의 비선형성은 개선될 수 있고, 직류이득을 제어할 수 있다.
이상의 실시예에서는 출력신호를 2개의 출력단자(OUT1,OUT2)로부터 차동출력, 즉 평형출력으로 취출한 것이다. 그러나, 트랜지스터(11,12)의 콜렉터에 접속되는 부하인 전류원(13,14)의 한쪽(예를들면 13)을 제거하며, 트랜지스터(11)의 콜렉터와 전원 Vcc를 직접 연결하여 트랜지스터(12)의 콜렉터와 접지 GND 사이에서의 출력신호를 불평형 출력으로서 취출할 수도 있다. 또 차동증폭기에 있어서의 트랜지스터(11,12)의 부하로서 커런트 미러 회로를 사용해도 된다.
제5도의 실시예는 제1도에 도시된 회로에서 트랜지스터(11,12)의 에미터와 FET(23)의 양단에 저항(29a,29b)을 각각 접속한 것이다. 이러한 구성에 의하여 FET(23)의 비선형성의 영향을 작게하여 출력단자(OUT1,OUT2)에서 출력되는 변형을 저감시킬 수 있다.
제6도의 실시예는 제1도에 도시된 회로의 FET(23)에 병렬로 저항(29)을 접속한 것이다. 제5도와 동일한 이 실시예는 FET(23)의 비선형성의 출력단자(OUT1,OUT2)에 대한 영향을 작게 하고, 출력의 변형을 저감시킨 예이다. 또한, 제6도에 도시된 회로에 있어서는, FET(18)의 게이트 단자(19)에 인가된 전압 Vcc에 의해 FET(18)의 소스와 드레인 전극간의 저항값을 증가시킬지라도 적분회로의 시정수에 대한 하한값은 저항(29)의 저항값에 의해 설정될 수 있다.
제7도에 도시된 실시예는 제5도 및 제6도에 도시된 실시예의 조합으로 구성된다. 보다 구체적으로 말하면, 저항(29a,29b)은 FET(18)의 양단 및 트랜지스터(11,12)의 에미터 사이에 각각 접속되고, 저항(29c)은 FET(18)에 병렬로 접속된다. 본 실시예에서는, 적분회로의 시정수의 상한값 및 하한값은 바람직한 값으로 설정할 수 있다.
제8도에 도시된 실시예는 상한 설정 저항(29)이 저항(29a), FET(28)와 저항(29b)의 직렬회로를 병렬로 접속되어 있다. 본 실시예에서는 적분회로의 시정수의 상한 및 하한값을 바람직한 값으로 설정할 수 있다.
제7도 및 제8도에 도시된 실시예에 의하면, 시정수의 상한 및 하한값을 결정할 수 있으므로, PPL의 로킹동작, 즉 입력변동에 응답하는 동작을 용이하게 얻을 수 있다.
제9도에 도시된 실시예에서는 트랜지스터(11,12)의 에미터 사이에 다수의 저항(R1∼Rn)이 직렬접속되고, FET(181∼18n)는 이들 저항에 각각 병렬 접속된다. 본 실시예에 따르면, FET는 아날로그 저항성 소자로서 사용되지 않고 적분회로의 시정수를 결정하기 위한 스위치 저항으로 사용된다. 즉, 시정수는 디지탈 방식으로 제어된다.
제10도에 도시된 실시예에 있어서, 차동증폭기는 제1 및 제2의 전계효과 트랜지스터, 즉 FET(11',12')와, FET(11',12')의 소스(드레인)전극과 전원 Vcc 사이에 접속된 부하로서 사용하는 전류원(13)과, FET(11',12')의 드레인(소스) 전극과 접지 GND 사이에 접속되어 차동증폭기의 전류값을 결정하는 전류원(15,16)을 구비한다. FET(11',12')의 게이트 전극은 입력단자(IN1,IN2)에 각각 접속되고, FET의 소스(드레인) 전극은 출력단자(OUT1,OUT2)에 각각 접속된다. 저항(29a,29b)은 FET(18)의 양 단자와 FET(11',12')의 에미터 사이에 각각 접속된다. 제7도에 도시된 실시예와 동일한 본 실시예에 따르면, 저항(29a,29b)에 의해 적분회로의 선형성이 개선되고, PLL의 로킹 동작을 용이하게 한다.
제11도에 도시된 실시예에서, 출력전류가 반대의 위상을 갖는 것과 같은 방식으로 2개의 차동증폭기를 접속함으로써 적분회로의 선형성을 개선한다. 보다 구체적으로 말하자면, FET(11',12',18') 및 저항(29a,29b)으로 구성된 차동증폭기(OP1)와, FET(11",12",18") 및 저항(29d,29e)으로 구성된 차동증폭기(OP2)는 그를의 출력이 반대의 위상을 갖는 것과 같이 전류원(13,14)에 각각 접속된다.
저항(29a,29b,29d,29e)을 갖는 본 실시예에 있어서는 이를 저항이 없이 사용하는 적분회로에 비해 적분회로의 선형성이 한층 더 개선되고, PLL의 로킹 동작이 용이하게 된다.
제12도에 도시된 실시예는 ''FLOATlNG VOLTAGE-CONTROLLED RESISTORS IN CMOSTECHNOLOGY''라는 명칭으로 IEEE ELECTRONICS LETTERS 22nd, 1982년 7월, 제18권, 제15호, 678-679페이지에 개시된 회로를 선형소자로서 사용한 예이다. 즉, 이 문헌에 개시된 회로는 제1도에 도시된 적분회로의 FET(18)를 대신해서 바이폴라 트랜지스터(11,12)의 에미터 사이에서 접속되어 있다. 본 실시예에 의하면, FET(18)를 대신하여 배열된 회로가 선형 저항으로서 사용되므로 적분회로의 선형성은 제1도에 도시된 실시예의 단일 FET(18)을 사용하는 적분회로에 비해 한층 더 개선된다. 본 실시예에서 저항값은 선(19)에 인가되는 전위를 변경시킴으로서 제어될 수 있다.
제13도는 제12도에 도시된 적분회로의 저항(29a,29b)을 부가하여 얻어진 적분회로를 도시한다. 이러한 적분회로에 의하여, FET의 소스 및 드레인 사이에 인가된 전압은 감소되어 제12도에 도시된 실시예보다 훨씬 큰 선형성 영역에서 FET(18a,18b)가 동작될 수 있다.
다음에 본 발명의 적분회로의 응용예에 대하여 설명한다.
제14도는 본 발명의 적분회로를 샤사용하여 구성되는 2차의 전차동 구성의 액티브 필터의 실시예를 도시하는 도면이다. 이 액티브 필터는 전압제어 전류원(트랜스 컨덕턴스 증폭기라도고 한다)(30~33)과, 커패시터(34∼39)로 구성된다. 전압제어 전류원(31∼33)은 서로간에 종속 접속된다. 전압제어 전류원(33)의 출력측은 출력포트(P0)에 접속되는 동시에 전압제어 전류원(31)의 입력측에 귀환되어 있다. 커패시터(34,35)은 전압제어 전류원(31,32)의 출력측에 부하로서 각각 접속되어 있다. 전압제어 전류원(30)의 입력측은 포트(P1)에 접속되고, 출력측은 전압제어 전류원(32)의 입력측에 접속되어 있다. 포트(P2)는 커패시터(36,37)를 통하여 전압제어 전류원(32)의 입력측에 접속된다. 포트(P3)는 커패시터(38,39)를 통하여 전압제어 전류원(33)의 입력측에 접속되어 있다.
전압제어 전류원(30∼33)의 각각은 예를들어 제15도와 같이 구성된 회로를 갖는다. 제15도에 도시된 회로의 구성은 제3도에 도시한 실시예의 적분회로로부터 부하의 커패시터(17)를 제거한 제3도의 적분회로와 동일한 구성이다. 이 회로에서는 입력단자(IN1,IN2)와 트랜지스터(11,12)의 베이스 전극간에 트랜지스터(25,26)와 그 에미터 부하로서의 전류원(27,28)으로 구성되는 에미터 폴로어가 버퍼로서 접속되어 있다. 제14도의 커패시터(34,35)는 커패시터(17)에 해당하고, 전압제어 전류원(31) 및 커패시터(M), 전압제어 전류원(32) 및 커패시터(35)의 쌍으로 각각 적분회로를 구성하게 된다. 또 전압제어 전류원(33)은 종단 저항으로 작용한다.
출력포트(P0)로의 출력신호를 V0, 입력포트(P1∼P3)로의 입력신호를 V1∼V3, 커패시터(34,35,36(37),38(39))의 용량을 C1∼C4, 트랜지스터의 트랜스 컨덕턴스를 gm이라고 하면, 이 액티브 필터의 전달 함수는 다음식으로 표시된다.
VO=[V3S2(C1+C4)C3-C2SC4gm+V1gm2]/
S2(C1+C4)(C2+C3)+S(C1+C4)gm+gm2] ………………………… (6)
이 식으로부터 명확히 알 수 있는 바와 같이, 포트 P1에 신호 V1이 입력되면(V2,V3는 0), 액티브 필터는 로우패스 필터가 된다. 또한, 포트 P2에 신호 V2가 입력되면(V1,V2는 0), 액티브 필터는 밴드패스 필터가 되고, 포트 P3에 신호 V3가 입력되면(V1,V2는 0), 액티브 필터는 하이패스 필터가 된다. 각 필터의 모드에 있어서 신호를 입력하지 않는 입력 포트는 교류적으로 접지상태가 된다.
제16도는 제15도에 도시하는 전압제어 전류원을 사용하여 제14도의 액티브 필터중 밴드패스 필터에 관한 부분만을 트랜지스터 레벨까지 구체화한 회로를 도시하고 있다. 제15도의 FET(18)의 소스 및 드레인 전극간의 저항값을 제어 전압 Vc를 이용하여 가변함으로써 밴드패스 필터의 중심 주파수(fo)를 제어할 수 있다. 또한 제15도의 FET(23)의 소스 및 드레인 전극간의 저항값을 제어 전압(Vp)에 의해 가변시킴으로써 밴드 패스필터의 위상 특성을 제어할 경우, 바람직하지 않은 고주파 성분의 위상 지연을 보상할 수가 있다.
제14도 및 제15도에서는 평형한 구성의 액티브 필터에 대하여 설명했으나, 제17도와 같이 불평형한 액티브 필터에도 본 발명을 적용시킬 수 있다. 제17도는 2차의 불평형한 액티브 필터이다. 이 액티브 필터에 있어서는 2개의 불평형한 전압 제어 전류원(41,42)을 서로 종속 접속하고, 전압 제어 전류원(41)의 비반전 입력단자와 전압 제어 전류원(42)의 출력단자를 입력포트(P1)와 출력포트(P0)에 각각 접속한다. 또한 전압제어 전류원(41,42)의 출력단자를 커패시터(43,44)를 통하여 입력포트(P2,P3)에 각각 접속하고 있다. 전압제어전류원(42)의 출력단자에는 귀환소자(45,46)를 통하여 전압 제어 전류원(41,42)의 반전입력단자로 부귀환된다.
전압 제어 전류원(41,42)의 각각은 제18a도는 제18b도와 같이 구성되는데, 기본적으로는 제6도에 도시한 전압 제어 전류원의 회로를 불평형한 형태로 변형한 것이다. 제18a도에 있어서는 제6도의 전류원(13)을 제거하여 트랜지스터(11)의 콜렉터를 전원 Vcc에 직접 접속하고, 트랜지스터(12)의 콜렉터를 출력단자(OUT)에 접속하고 있다. 또 제18b도에 있어서는 제6도의 트랜지스터(11,12)의 부하 소자를 트랜지스터(51,52)로 구성되는 커런트 미러회로로 치환하고 있다. 이들의 경우 적분회로를 구성하기 위한 각각의 캐퍼시터(예를들면 제17도의 커패시터(43,44))의 일단에는 출력단자(OUT)에 접속된다.
여기에서, 출력포트(P0)로의 출력신호를 VO, 입력포트(P1~P3) 로의 입력신호를 V1∼V3, 커패시터(43,44)의 용량을 각각 C1및 C2, 귀환소자(45,46)의 귀환계수를 각각 m0 및 m1으로 하고, 트랜지스터의 트랜스컨덕턴스를 gm이라고 하면, 이 액티브 필터의 전달 함수는 다음의 식으로 표시된다.
따라서, 이 액티브 필터는 제7도의 액티브 필터와 동일하게 포트 P1에 신호 V1이 입력되면(V2,V3는 0), 로우패스필터가 되고, 포트 P2에 신호 V2가 입력되면(V1,V2는 0), 밴드패스 필터가 되며, 포트 P3에 신호 V3가 입력되면(V1,V2는 0), 하이패스 필터가 된다.
제19도는 1차의 불평형형 액티브 필터를 도시한다. 이 액티브 필터에서는 전압제어 전류원(61)의 비반전입력단자를 입력포트 P1에 접속한다. 전압제어 전류원(61)의 출력단자를 출력포트 P0에 접속하는 동시에 커패시터(62)를 통하여 입력포트 P2에도 접속하고 있다. 또한, 전압제어 전류원(61)의 출력단자로부터 반전입력 단자로 귀환을 실시하고 있다. 전압제어 전류원(61)은 제18a도 또는 18b도와 같이 구성된다. 이 액티브 필터는 입력포트 P1에 신호를 입력했을때 로우패스 필터가 되며, 입력포트 P2에 신호를 입력했을때는 하이패스 필터가 된다.
제20도는 LC를 사용하여 구성되는 5차의 격자형 로우패스 필터를 도시한다. 제21도는 제20도의 회로로부터 얻어진 신호 플로우 그래프를 기초로 하여 구성된 전차동 구성의 액티브 필터를 도시하고 있다. 제21도에 있어서의 전압 제어 전류원(70∼80)은 예를들면 제15도에 도시된 전압제어 전류원에 해당한다.
이들 전압 제어 진류원에는 적분회로를 구성하는 커패시터(81∼85)가 조합되어 있다.
이상의 응용예에서는 액티브 필터에 대하여 설명하였으나, 본 발명의 적분회로는 다른 장치, 예를들면 전압 제어 발진기(VCO)에도 응용할 수 있다. 제22도는 그 일실시예이고, 기본적으로는 제16도에 도시한 액티브 필터에 있어서의 종단 저항으로서 사용되고 있는 전압 제어전류원(33)을 제거함으로써 발진 동작을 실시하도록 구성된다. 이 경우, 제15도의 FET(18)에 인가하는 제어 전압 Vc를 변경시킬 경우, 각 적분회로의 시정수가 변화되고, 발진기의 발진 주파수가 변화하여, 발진기를 VCO로서 동작시킬 수 있다.
또한 상기 VCD를 사용하여 FM 변조기를 실현할 수도 있다.
지금까지 본 발명을 양호한 실시예로서 설명하였지만 본 발명은 상기 실시예에 의해 한정되는 것이 아니고 후기되는 특허청구의 범위에 의해 정의되는 것으로 한다. 또한 본원의 특허청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것이고, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하는 의도로 병기한 것은 아니다.
본 발명의 적분회로에 따르면, 고 S/N 비율을 유지하면서, 차동 증폭기의 트랜스 컨덕턴스를 가변함으로서 시정수를 변경할 수가 있다. 따라서, 본 발명에 따른 적분회로는 고주파대에서 사용되는 액티브 필터 또는 VCO를 실현하는데에 있어서 아주 적합하다.

Claims (15)

  1. 에미터 전극을 가지며, 증폭소자로서 사용되는 적어도 하나의 제1 및 제2바이폴라 트랜지스터(11,12)를 포함한 차동 증폭기와; 상기 차동 증폭기의 부하로서 사용되는 커패시터(17)와; 제어 전압이 인가되는 제어단자(19)와; 상기 제1 및 제2바이폴라 트랜지스터(11,12)의 에미터 전극에 각각 접속된 소스 전극 및 드레인 전극과, 상기 제어 단자(19)에 접속된 게이트 전극을 갖는 전계효과 트랜지스터(18)를 구비하는 것을 특징으로 하는 적분회로.
  2. 제1항에 있어서, 상기 제1 및 제2바이폴라 트랜지스터(11,12)의 에미터 전극에 콜렉터 전극 및 베이스 전극을 각각 접속하는 제3트랜지스터(21)와, 상기 제1 및 제1바이폴라 트랜지스터(12,11)의 에미터 전극에 콜렉터 전극 및 베이스 전극을 각각 접속하는 제4트랜지스터(22)로 구성된 정귀환 회로를 추가로 구비하는 것을 특징으로 하는 적분회로.
  3. 제1항에 있어서, 상기 제1 및 제2바이폴라 트랜지스터(11,12)의 콜렉터 전극에 각각 접속된 소스 전극 및 드레인 전극과 제어 전압이 인가되는 게이트 전극(24)을 가지며, 상기 적분회로의 직류 이득을 제어하는 제2전계효과 트랜지스터(23)를 추가로 구비하는 것을 특징으로 하는 적분회로.
  4. 제1항에 있어서, 상기 제1 및 제2바이폴라 트랜지스터(11,12)의 에미터 전극에 각각 접속된 콜렉터 전극 및 베이스 전극을 갖는 제3트랜지스터(21)와, 상기 제2 및 제1바이폴라 트랜지스터(12,11)의 에미터 전극에 각각 접속된 콜렉터 전극 및 베이스 전극을 갖는 제4트랜지스터(22)로 구성된 정귀환 회로와; 상기 제1 및 제2바이폴라 트랜지스터(11,12)의 콜렉터 전극에 각각 접속된 소스 전극 및 드레인 전극과, 제어전압이 인가되는 게이트 전극(24)을 갖는 제2전계효과 트랜지스터(23)로 구성된 직류 이득 제어회로를 추가로 구비하는 것을 특징으로 하는 적분회로.
  5. 제1항에 있어서, 상기 전계효과 트랜지스터(18)의 상기 소스 전극 및 드레인 전극과 병렬 접속된 고정저항(29)을 추가로 구비하는 것을 특징으로 하는 적분회로.
  6. 제1항에 있어서, 상기 전계효과 트랜지스터(18)의 소스 전극과 상기 바이폴라 트랜지스터(11)의 에미터 전극 사이에 직렬 접속된 제1고정 저항(29a)과, 상기 전계효과 트랜지스터(18)의 드레인 전극과 상기 바이폴라 트랜지스터(12)의 에미터 전극 사이에 직렬 접속된 제2고정 저항(29b)을 추가로 구비하는 것을 특징으로 하는 적분회로.
  7. 제6항에 있어서, 상기 전계효과 트랜지스터(18)의 소스 전극 및 드레인 전극과 병렬 접속된 제3고정 저항(29c)을 추가로 구비하는 것을 특징으로 하는 적분회로.
  8. 제6항에 있어서, 상기 제1고정 저항(29a)과, 제2고정 저항(29b) 및 상기 전계효과 트랜지스터(18)로 구성된 직렬회로와 병렬로 접속된 제3고정 저항(29)을 추가로 구비하는 것을 특징으로 하는 적분회로.
  9. 에미터 전극을 가지며, 증폭소자로서 사용하는 적어도 하나의 제1 및 제2바이폴라 트랜지스터(11,12)를 포함한 차동 증폭기와; 상기 차동 증폭기의 부하로서 사용되는 커패시터(17)와; 제어 전압이 인가되는 제어단자(19)와; 상기 제1 및 제2바이폴라 트랜지스터(11,12)의 에미터 전극 사이에 접속되며, 상기 적어도 하나의 전계 효과 트랜지스터(181,182,…18n) 및 저항(R1,R2,Rn)으로 구성되는 임피던스 변경 회로망을 구비하는 것을 특징으로 하는 적분회로.
  10. 제9항에 있어서, 상기 임피던스 변경 회로망은 다수의 직렬 접속된 임피던스 변경회로로 구성되는데, 각각의 상기 임피던스 변경회로는 전체효과 트랜지스터(181,182,…18n)와, 상기 전계효과 트랜지스터의 소스 전극과 드레인 전극 사이에 병렬 접속되는 저항(R1,R2,…Rn)으로 구성되는 것을 특징으로 하는 적분회로.
  11. 입력단자(IN1,IN2)로서 베이스 전극과 출력단자(OUT1,OUT2)로서 적어도 하나의 콜렉터 전극을 갖는 제1 및 제2바이폴라 트랜지스터(11,12)와, 상기 제1 및 제2바이폴라 트랜지스터(11,12)의 에미터 전극에 각각 접속되는 콜렉터 전극 및 베이스 전극을 갖는 제3바이폴라 트랜지스터(21)와, 상기 제2 및 제1바이폴라 트랜지스터(12,11)의 에미터 전극에 각각 접속되는 콜렉터 전극 및 베이스 전극을 갖는 제4바이폴라 트랜지스터(22)를 증폭소자로서 포함하는 차동 증폭기와; 상기 차동 증폭기에 부하로서 접속된 커패시터(17)와; 상기 제3 및 제4트랜지스터(21,22)의 에미터 전극에 각각 접속된 소스 전극 및 드레인 전극과, 제어 전압이 인가되는 게어트 전극(19)을 갖는 전계효과 트랜지스터(18)를 구비하는 것을 특징으로 하는 적분회로.
  12. 소스 전극 및 드레인 전극을 가지며, 증폭 소자로서 사용하는 적어도 하나의 제1 및 제2진계효과 트랜지스터(11',12')를 포함한 차동 증폭기와; 상기 차동 증폭기에 부하로서 접속된 커패시터(17)와; 상기 제1 및 제2전계효과 트랜지스터(11',12')의 드레인 전극에 접속되며, 소스 전극 및 드레인 전극을 갖는 적어도 하나의 제3전계효과과 트랜지스터(18)와, 저항(29a,29b)을 포함한 임피던스 변경 회로망을 구비하는 것을 특징으로 하는 적분회로.
  13. 제12항에 있어서, 상기 임피던스 변경 회로망은 상기 제1전계효과 트랜지스터(11')의 드레인 전극과 상기 제3전계효과 트랜지스터(18)의 소스 전극 사이에 직렬 접속된 제1고정 저항(29a)과, 상기 제2전계효과 트랜지스터(12')의 드레인 전극과 상기 제3전계효과 트랜지스터(18)의 드레인 전극 사이에 직렬 접속된 제2고정 저항(29b)을 구비하는 것을 특징으로 하는 적분회로.
  14. 제12항에 있어서, 상기 임피던스 변경 회로망은 상기 제3전계효과 트랜지스터(18)의 소스 전극과 드레인 전극 사이에 접속된 고정 저항(29a,29b)을 구비하는 것을 특징으로 하는 적분회로.
  15. 소스 전극 및 드레인 전극을 가지며, 증폭소자로서 사용하는 적어도 하나의 제1 및 제2전계효과 트랜지스터(11',12')로 구성된 제1차동 증폭기와; 소스 전극 및 드레인 전극을 가지며, 증폭소자로서 사용되며, 상기 제1차동 증폭기로부터 출력되는 위상과 상반되는 위상을 갖는 출력(OUT1,OUT2)을 출력하는 제3 및 제4전계효과 트랜지스터(11", 12" )로 구성된 제2차동 증폭기와; 상기 제1 및 제2차동 증폭기에 부하로서 접속된 커패시터(17)와; 상기 제1 및 제2전계효과 트랜지스터(11',12')의 드레인 전극 사이에 접속된 적어도 하나의 제5전계효과 트랜지스터(18') 및 저항(29a,29b)을 포함하는 제1임피던스 변경 회로망과; 상기 제3 및 제4전계효과 트랜지스터(11",12")의 드레인 전극 사이에 접속된 적어도 하나의 제6전계효과 트랜지스터(18') 및 저항(29d,29e)을 포함하는 제2임피던스 변경 회로망을 구비하는 것을 특징으로 하는 적분회로.
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