JP4397255B2

JP4397255B2 - 振幅制限回路

Info

Publication number: JP4397255B2
Application number: JP2004064077A
Authority: JP
Inventors: 忠正村上
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-03-08
Filing date: 2004-03-08
Publication date: 2010-01-13
Anticipated expiration: 2024-03-08
Also published as: US7233175B2; JP2005252972A; US20050194997A1

Description

この発明は、集積回路における差動出力回路の出力信号の最大振幅を任意の振幅値に制限する回路に関する。

従来、中心電圧に対して対称かつ等しい差動出力を有するアナログ回路において、図４に示すようなトランジスタ４０，４２のゲートとドレインを接続した、いわゆる”ダイオード接続”のトランジスタを用いた簡易な構成の振幅電圧制限回路が知られており、この回路において、出力信号Ｏ_ｕｔｐとＯ_ｕｔｎの信号の振幅はそのトランジスタの閾値電圧Ｖ_ｔｈで制限されることが周知である。

これに対して、下記の特許文献１には、差動回路とソースフォロア回路を用いてアナログ信号のピーク検出及びそれを用いた振幅検出回路の例が開示されている。

特開２００１−１２７５６６号公報

しかしながら、図５の振幅制限回路では、制限電圧がプロセスパラメータであるトランジスタの閾値Ｖ_ｔｈで制限されてしまい、設計者が希望する値に設定することが困難であるという問題があった。例えば、ダイオード接続したトランジスタのゲート幅、ゲート長をかえたとしても、閾値Ｖ_ｔｈは変化しない為、その制限電圧を回路設計者の希望する任意の値に設定することは困難であった。更に、トランジスタの閾値Ｖ_ｔｈには温度依存性があるので、振幅制限電圧も温度により変化するという欠点が有った。

この発明においては、入力信号が供給された差動回路から出力される差動信号の振幅値を制限する振幅制限回路において、差動回路の一方の出力端子と他方の出力端子間に接続されたダイオード接続構成の一対の第一導電型のＭＯＳトランジスタと、第一の電源と第二の電源との間に直列接続された第二導電型の第一及び第二のＭＯＳトランジスタから構成される第一のソースフォロア回路と、第一の電源と第二の電源との間に直列接続された第二導電型の第三及び第四のＭＯＳトランジスタから構成される第二のソースフォロア回路と、第一の電源と第二の電源との間に直列接続された、絶対温度に比例する電流を出力する電流源と抵抗とから構成される電流供給回路とを備え、差動回路の一方の出力信号を第一のソースフォロア回路における第一のＭＯＳトランジスタのゲート入力とすると共に、第一及び第二のトランジスタの接続ノードを一対の第一導電型のトランジスタの一方のトランジスタのゲート入力とし、差動回路の他方の出力信号を第二のソースフォロア回路における第三のＭＯＳトランジスタのゲート入力とすると共に、第三及び第四のトランジスタの接続ノードを一対の第一導電型のトランジスタの他方のトランジスタのゲート入力とし、電流供給回路における電流源と抵抗との接続ノードを第一のソースフォロア回路の第二のＭＯＳトランジスタのゲート入力とすると共に、第二のソースフォロア回路の第四のＭＯＳトランジスタのゲート入力とした。

この発明の振幅制限回路は、差動回路の差動出力信号の振幅値をソースフォロア回路に流れる電流に基づいてシフトさせ、そのシフトさせた分で設計者の意図する振幅値を得るという効果と、ソースフォロア回路の電流源として機能するトランジスタのゲート・ソース間電圧を絶対温度Ｔに比例する電流により、絶対温度に比例した電圧とすることによって、振幅値が温度に対して不変になるという効果がある。

以下、この発明の実施の形態について、図面を用いて詳細に説明する。尚図中、各構成要素の大きさ、形状、配置関係は、この発明が理解できる程度に概略的に示してあるにすぎない。

図１（ａ）、（ｂ）は、この発明の実施例１における振幅制限回路の回路図であり、図１（ａ）においては、差動回路１０、第１のソースフォロア回路１２，及び第２のソースフォロア回路１４により構成されている。第１のソースフォロア回路１２は、ＮＭＯＳトランジスタ１と電流源２により構成され、第２のソースフォロア回路１４は、ＮＭＯＳトランジスタ３と電流源４により構成されている。また、差動回路１０は、信号を入力するためのＮＭＯＳトランジスタ８，９及び出力信号の振幅制限の為のＰＭＯＳトランジスタ５，６及び電流源７により構成されている。

同様に、図１（ｂ）の回路においては、第１のソースフォロア回路１２の代わりに第３のソースフォロア回路１６が設けられ、この回路は電流源１１とＰＭＯＳトランジスタ１２により構成されている。また、第２のソースフォロア回路１４の代わりに第４のソースフォロア回路１８が設けられ、この回路は電流源１３とＰＭＯＳトランジスタ１４により構成されている。第１のソースフォロア回路１２と第３のソースフォロア回路１６、また、第２のソースフォロア回路１４と第４のソースフォロア回路１８では、トランジスタの導電型が異なることにより電源との接続関係が異なるだけで、本質的な差違はない。

差動回路１０のＰＭＯＳトランジスタ５のゲートは第２のソースフォロア回路１４のＮＭＯＳトランジスタ３のソースノードＡ１に接続され、ＰＭＯＳトランジスタ６のゲートは第１のソースフォロア回路１２のＮＭＯＳトランジスタ１のソースノードＡ２に接続されている。また、差動回路１０の一方の出力Ｏ_ｕｔｐは第２のソースフォロア回路１４のＮＭＯＳトランジスタ３のゲートに接続され、他方の出力Ｏ_ｕｔｎは第１のソースフォロア回路１２のＮＭＯＳトランジスタ１のゲートに接続されている。

同様に、図１（ｂ）の差動回路１０のＰＭＯＳトランジスタ５のゲートは、第４のソースフォロア回路１８のＰＭＯＳトランジスタのソースノードＡ３に接続され、ＰＭＯＳトランジスタ６のゲートは第３のソースフォロア回路１６のＰＭＯＳトランジスタのソースノードＡ４に接続される。また、差動回路１０の一方の出力Ｏ_ｕｔｐは第４のソースフォロア回路１８のＰＭＯＳトランジスタ１４のゲートに接続され、他方の出力Ｏ_ｕｔｎは第３のソースフォロア回路１６のＰＭＯＳトランジスタ１２のゲートに接続されている。

尚、ソースフォロア回路１２と１６が同様の動作をし、また、ソースフォロア回路１４と１８が同様の動作を行うため、以下の動作説明においては図（ａ）を参照して説明する。
図１（ａ）の差動回路に大振幅の信号が入力した場合、Ｏ_ｕｔｐ及びＯ_ｕｔｎの両出力端子には、大振幅の信号が出力され、ノードＡ１及びＡ２の電位は、それぞれＯ_ｕｔｐ及びＯ_ｕｔｎから±｛Ｖ_ｔｈ２＋（Ｉ_１／（ｋ＊Ｗ／Ｌ））^１／２｝だけＤＣ電位を変化させたものとなる。このとき、±記号の（＋）記号は図１（ｂ）のソースフォロア回路を用いた場合、（−）記号は図１（ａ）のソースフォロア回路を用いた場合を示している。また、Ｖ_ｔｈ２は、ソースフォロア回路１２、１４のＮＭＯＳトランジスタ１，３或いはソースフォロア回路１６，１８のＰＭＯＳトランジスタの閾値であり、Ｉ_１はソースフォロア回路を流れる電流源による電流値、ｋはＰＭＯＳトランジスタ５，６に関してプロセスにより与えられる定数、Ｗ／Ｌは、それぞれＰＭＯＳトランジスタ５，６のゲート幅及びゲート長である。

ダイオード接続されたＰＭＯＳトランジスタ５，６に電流が流れ始める差動出力間の制限振幅値Ｖ_ｄｉｆｆは、
Ｖ_ｄｉｆｆ＝Ｖ_ｔｈ１±｛Ｖ_ｔｈ２＋（Ｉ_１／（ｋ＊Ｗ／Ｌ））^１／２｝
となり、図４の従来の回路に比べて、” ｛Ｖ_ｔｈ２＋（Ｉ_１／（ｋ＊Ｗ／Ｌ））^１／２｝”だけ値が変化している。ここで、Ｖ_ｔｈ１は、ＰＭＯＳトランジスタ５，６の閾値電圧である。

以上説明したように、実施例１の振幅制限回路によれば、差動回路に大振幅の信号が入力した場合、制限振幅値Ｖ_ｄｉｆｆが従来の振幅値Ｖ_ｔｈ１よりも｛Ｖ_ｔｈ２＋（Ｉ_１／（ｋ＊Ｗ／Ｌ））^１／２｝だけ増減することができるので、設計者の意図により、制限振幅値を大きく或いは小さく設定することが可能である。また、電流Ｉ_１及びトランジスタのディメンジョンＷ／Ｌを調整することにより、トランジスタの閾値Ｖ_ｔｈにとらわれることなく、その制限値を変化させることが可能となる。

図２は、この発明による実施例２の振幅制限回路の回路図であり、図中、ソースフォロア回路２１，２４におけるＮＭＯＳトランジスタ２３，２６は、それぞれ図１のソースフォロア回路１２、１４における電流源２，４と同様の機能を有するトランジスタである。

図２にのソースフォロア回路２１，２４おいては、ＮＭＯＳトランジスタ２３，２６のゲートに抵抗Ｒ１の一方の端子が接続され、他方の端子は設置されている。また抵抗Ｒ_１の前記一方の端子には電流源２７が接続されており、この電流源は絶対温度Ｔに比例する電流ｉ_ｐｔａｔを流すことが可能な電流源である。この電流源は、半導体のＰＮ接合の特性を利用したバイアス発生回路、例えば、”バンドギャップリファレンス回路”により容易に実現出来る。

実施例２のソースフォロア回路２１，２４においては、ＮＭＯＳトランジスタ２２，２５のゲート長とゲート幅との比（Ｗ／Ｌ）に対して、ＮＭＯＳトランジスタ２３，２６のゲート長とゲート幅との比はｋ_１＊（Ｗ／Ｌ）であるとする（ｋ_１は定数である）。このとき、振幅制限値Ｖ_ｄｉｆｆは、前述の通り、
Ｖ_ｄｉｆｆ＝Ｖ_ｔｈ１±｛Ｖ_ｔｈ２＋（Ｉ_１／（ｋ_１＊Ｗ／Ｌ））^１／２｝
となる。また、Ｖ_ｔｈ１及びＶ_ｔｈ２は、それぞれ、
Ｖ_ｔｈ１＝Ｖ_ｔｐ０＊（１＋ｋ_ｐ（Ｔ−Ｔ_０））
Ｖ_ｔｈ２＝Ｖ_ｔｎ０＊（１＋ｋ_ｎ（Ｔ−Ｔ_０））
となり、現在のプロセス技術では、ＭＯＳトランジスタの閾値電圧が絶対温度Ｔに対して、ｋ_ｐ＊Ｖ_ｔｐ０或いはｋ_ｎ＊Ｖ_ｔｎ０の係数を持った比例特性であると仮定することが出来る（図３参照）。ここで、Ｔ_０は基準温度（例えば、室温）であり、Ｖ_ｔｎ０、Ｖ_ｔｐ０は、それぞれ基準温度における閾値である。

上記Ｖ_ｄｉｆｆを展開すると、
Ｖ_ｄｉｆｆ＝Ｖ_ｔｐ０＊（１＋ｋ_ｐ（Ｔ−Ｔ_０））−（ｋ_１）^１／２＊Ｖ_ｇｓ−（１−（ｋ_１）^１／２）＊Ｖ_ｔｎ０＊（１＋ｋ_ｎ（Ｔ−Ｔ_０））
となる。ここで、Ｖ_ｇｓは、ＮＭＯＳトランジスタ２３，２６のゲート・ソース間電圧である。

上記Ｖ_ｄｉｆｆを絶対温度Ｔについて微分すると、
ｄＶ_ｄｉｆｆ／ｄＴ＝Ｖ_ｔｐ０＊ｋ_ｐ−（ｋ_１）^１／２＊ｄＶ_ｇｓ／ｄＴ−（１−（ｋ_１）^１／２）＊Ｖ_ｔｎ０＊ｋ_ｎ
となる。この式から、絶対温度Ｔに対して不変であるという条件を、ｄＶ_ｄｉｆｆ／ｄＴ＝０から導くと、
ｄＶ_ｇｓ／ｄＴ＝｛Ｖ_ｔｐ０＊ｋ_ｐ−（１−（ｋ_１）^１／２）＊Ｖ_ｔｎ０＊ｋ_ｎ｝／（ｋ_１）^１／２
という関係が得られる。ところで、集積回路上では、トランジスタの導電型が異なっていても、あるプロセス条件下においては、Ｖ_ｔｎ０＊ｋ_ｎ＝Ｖ_ｔｐ０＊ｋ_ｐという条件が成立するので、この条件を上記式に代入すると、
ｄＶ_ｇｓ／ｄＴ＝Ｖ_ｔｐ０＊ｋ_ｐ
という結果が導出される。従って、Ｖ_ｇｓの温度係数をＶ_ｔｐ０＊ｋ_ｐと同一にすれば振幅制限値は温度によらず一定となる。

一方、図２より、
Ｖ_ｇｓ＝Ｒ_１＊ｉ_ｐｔａｔ＝Ｒ_１（Ａ＊Ｔ＋Ｂ）
である。ここで、Ａ及びＢはそれぞれ、電流ｉ_ｐｔａｔの温度係数及び温度に依存しない定数である。同様にして、このＶ_ｇｓを絶対温度Ｔについて微分すると、
ｄＶ_ｇｓ／ｄＴ＝Ａ＊Ｒ_１
が得られるので、
Ａ＊Ｒ_１＝Ｖ_ｔｐ０＊ｋ_ｐ
とすることにより、Ｖ_ｄｉｆｆを絶対温度Ｔに対して不変とすることが可能となる。

例えば、Ｔ＝３００°Ｋでｉ_ｐｔａｔ＝２０（μＡ）とすると、前記Ａ，Ｂの値はそれぞれ、Ａ＝６．６７×１０^−２（μＡ／°Ｋ）、Ｂ＝０（Ａ）と設定することができ、一方、｜Ｖ_ｔｐ０＊ｋ_ｐ｜＝１（ｍＶ／Ｋ）とし、温度に対して抵抗値が安定している集積回路上の抵抗をＲ_１として用いるとすると、前記式より、Ｒ_１＝Ｖ_ｔｐ０＊ｋ_ｐ／Ａ＝１／（２０／３００）＝１５（ＫΩ）と設定することにより、振幅制限値Ｖ_ｄｉｆｆを温度に対して不変とすることが出来る

以上説明したように、実施例２によれば、実施例１の効果に加えて、振幅制限値Ｖ_ｄｉｆｆを温度に対して不変とすることが可能となるので、後段の回路設計或いはシステム全体の設計が容易にすることが出来るという利点がある。また、この絶対温度Ｔに対して不変であるという特性は、ソースフォロア回路を構成する各トランジスタの設計寸法、或いは振幅制限値に束縛されるものではないので、容易に達成することができる。

尚、実施例１では、差動回路においてダイオード接続されたトランジスタはＰＭＯＳトランジスタであったが、ＮＭＯＳトランジスタでも実現可能である。

この発明の実施例１における振幅制限回路を示す回路図である。この発明の実施例２における振幅制限回路を示す回路図である。実施例２に於ける電流源の電流の絶対温度Ｔに対する特性曲線の一例を示す図である。従来の振幅制限回路の一例を示す回路図である。

符号の説明

５、６、１２，１４ＰＭＯＳトランジスタ
１，３，８，９，２２，２３，２５，２６ＮＭＯＳトランジスタ
１０差動回路
１２，１４，１６，１８，２１，２４ソースフォロア回路
２，４，７，１１，１３，２７電流源
２８抵抗Ｒ１

Claims

入力信号が供給された差動回路から出力される差動信号の振幅値を制限する振幅制限回路において、
前記差動回路の一方の出力端子と他方の出力端子間に接続されたダイオード接続構成の
一対の第一導電型のＭＯＳトランジスタと、
第一の電源と第二の電源との間に直列接続された第二導電型の第一及び第二のＭＯＳト
ランジスタから構成される第一のソースフォロア回路と、
前記第一の電源と第二の電源との間に直列接続された第二導電型の第三及び第四のＭＯＳトランジスタから構成される第二のソースフォロア回路と、
前記第一の電源と第二の電源との間に直列接続された、絶対温度に比例する電流を出力
する電流源と抵抗とから構成される電流供給回路と、を備え、
前記差動回路の一方の出力信号を前記第一のソースフォロア回路における前記第一のＭ
ＯＳトランジスタのゲート入力とすると共に、前記第一及び第二のトランジスタの接続ノ
ードを前記一対の第一導電型のトランジスタの一方のトランジスタのゲート入力とし、
前記差動回路の他方の出力信号を前記第二のソースフォロア回路における前記第三のＭ
ＯＳトランジスタのゲート入力とすると共に、前記第三及び第四のトランジスタの接続ノ
ードを前記一対の第一導電型のトランジスタの他方のトランジスタのゲート入力とし、
前記電流供給回路における電流源と抵抗との接続ノードを前記第一のソースフォロア回
路の前記第二のＭＯＳトランジスタのゲート入力とすると共に、前記第二のソースフォロア回路の前記第四のＭＯＳトランジスタのゲート入力としたことを特徴とする振幅制限回
路。
前記電流源は、バンドギャップリファレンス回路を用いて構成したことを特徴とする請
求項１記載の振幅制限回路。