KR960005378B1 - 증폭기 - Google Patents

Abstract

요약없음

Description

증폭기

제1도는 본 발명에 따르는 두 캐스케이드 배열부를 갖는 증폭기의 회로 다이어그램.

제2도는 제1도의 증폭기의 각 부분내의 쌍안정 트리거 회로의 히스테리시스 특성도.

제3도는 제1도의 증폭기의 톱니파형 출력 특성도.

제4도는 제1도의 증폭기의 이중으로 사용된 것과 같은 단일부의 실제 실시예도.

제5도 및 6도는 한 부분을 갖는 본 발명에 따르는 증폭기의 또 다른 실시예도.

제7도는 제1도의 증폭기가 사용되는 직접 혼합 동기 AM 수신기의 회로 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

A, B : 캐스케이드 배열부A₁, B₁: 증폭기단

A₂, B₂: d.c. 보상회로A₃, B₃: 임계회로

본 발명은 임계회로 및 임계회로에 접속된 증폭단을 구비하는, 진폭 가변 입력 신호를 증폭시키고 바람직하지 않은 d.c.오프셋을 감소시키기 위한 증폭기와, 한단부가 동기 AM 검출기에 접속되고 다른 단부가 RF 수신 신호의 반송파와 위상 결합되는 국부 반송파를 발생시키기 위한 위상 고정 루프에 접속되는 RF입력을 갖는 집접 혼합 동기 AM 수신기에 관한 것이다.

상기 기술된 형태의 증폭기는 미합중국 특허 제4,277,695 호에 공지되어 있으며, 직접 혼합 동기 AM 수신기는 영국 특허 출원 제 2,130,826 호에 공지되어 있다.

공지된 증폭기의 임계회로는 조정가능하며, 증폭이 행해지지 않는 입력 신호부를 조정하는데 사용된다. 상기 소위 사역(dead zone)의 정확한 선택 조정은 예를 들어, 잡음 및 기생 d.c.방해에 의해 초래되어 질 수도 있는 원치않는 d.c.오프셋 억압의 가능성을 제공하며, 소망의 진폭 가변 신호 성분만을 증폭시킨다.

그러나, 공지되 형태의 증폭기에 있어서, 소망의 신호 성분이 비선형적으로 증폭되고, 사역의 정확한 조정을 위해, 감소되어질 바람직하지 않은 d.c.오프셋의 진폭이 사전에 공지되어져야만 하는 문제점이 있었다.

실제로, 상기 경우는 항상 발생하지 않으며, 증폭되어질 입력 신호의바람직 하지 않은 d.c.오프셋은 관련 회로 장치에 크게 의존할 수도 있거나, 입력 신호의 신호 대 잡음 레벨 또는 주위 인자에 의해 영향 받을 수도 있고, 진폭 변화가 위상 고정 루프의 위상 제어 신호 내의 d.c.오프셋에만 작게 관련하는 소망의 신호 성분과 구별하는데 곤란하다.

본 발명의 제1목적은 소망의 신호 성분에 기인한 진폭으로 변화하는 입력 신호 내의 바람직하지 않은 d.c.오프셋을 적당하게 감소시키기 위한 증폭기를 제공하는데 있으며, 상기 증폭기는 특히, 바람직하지 않은 d.c.오프셋이 공지되지 않고 선형적으로 증폭되어지는 소망의 신호 성분의 진폭변화보다 여러배 더 클수도 있는 입력 신호로 사용하는데 적절하다.

본 발명에 따르면, 서두에 기술된 형태의 증폭기는, 임계회로가 입력 신호 진폭이 제1임계 레벨 이하로 될때 활성 상태로 부터 초기 상태로 변화하고, 입력 신호 진폭이 제2임계 레벨을 초과할때 초기상태로 부터 활성 상태로 변화하는 쌍안정 트리거회로를 포함하며, 상기 두 임계 레벨은 입력 신호의 최대 소망 진폭 변화보다 더 큰 히스테리시스로 경계되고, 상기 쌍안정 트리거 회로는 증폭기의 신호경로 내에 합체된 d.c.보상 회로에 접속되며, 트리거 신호를 활성단으로 상기 회로에 인가하여 신호 경로를 통하여 일정 스텝값으로 d.c.보상 회로에 인가된 신호의 d.c.레벨을 감소 시키는 것을 특징으로 한다.

본 발명은, 적당한 d.c. 감소 뿐만 아니라, 소망의 진폭 변화 신호 성분의 선형 증폭이 각각의 유용한 슬로프(slope)가 예를 들어, 증가 입력 진폭의 경우의 상승 슬로프-소망 신호 성분의 최대 진폭 변화 범위보다 더 큰 톱니파형 출력 특성을 갖는 증폭기에 의해 가능하며, 톱니파형 출력 특성에서의 불연속성이 상기 진폭 변화 범위내에서 발생하는 것으로부터 방지하기 의한 수단을 사용하므로써 가능하다는 사실에 기초한다.

본 발명에 따르는 측정이 사용되었다면, 그러한 톱니파형 출력 특성은 입력 신호가 주어진 임계값을 초과하자마자 증폭기단의 입력 또는 출력 신호로 부터 선정된 d.c.값을 상기 d.c.보상 회로내에서 감산시키므로써-이후 감소 단계로써 언급되는-행해진다. 상기 임계값은 진폭 변화 신호 성분의 증폭에 있어서의 진폭 의존 불연속성의 발생을 방지하도록 쌍안정 트리거 회로에 의해 앞서 언급한 값의 히스테리시스를 제공한다. 그것에 의해 상기 소망신호 성분은 선형적으로 증폭되며, 입력 신호가 평균레벨 또는 임계값 근처의 값을 갖지않는다 하더라도, d.c.레벨 감소 및 복원의 연속적 교대를 위해 d.c.보상 회로내에서 상승될 수 없다.

양호한 실시예에서, 증폭기단의 입력이 또한 임계 회로의 입력하며, d.c.보상 회로가 증폭기단의 축력에 접속되고, 그것과 함께 순방향 d.c.오프셋 감소가 얻어져, 비교적 큰 감소 단계가 발진이 일어나는 일 없이 선택될 수 있도록 하는 것을 특징으로 한다.

또 다른 양호한 실시예에 있어서, 상기 증폭기단, 임계회로 및 d.c.보상 회로는 그것의 회로 배열에 상호 대응하는 n 부분(section)의 캐스케이드 배열의 단일부를 구성하며, 신호 방향으로의(n-1) 부분 각각의 감소 단계값은 그 곳에 각각 수반되는 부분의 히스테리시스 보다 더 크다.

상기 측정이 사용되었다면, 매우 정확한 양화 및 억압되어질 공지되지 않은 d.c.오프셋의 실제적으로 완전한 억압은 가능하게 되며, 큰 입력 범위내에서의 최적 증폭 선형성이 얻어질 수 있다.

또 다른 양호한 실시예에 있어서, 증폭기의 입력과 교차된 부분의 임계 레벨은 증폭기의 입력 레벨에 걸쳐 실제적으로 규칙적으로 분배되며, 감소 단계값과 증폭기의 출력과 교차된 부분의 히스테리시스는 상호 실제적으로 동일한 것을 특징으로 한다. d.c.감소를 발생시키기 위한 입력 진폭값은 그때 입력 범위내에서 굳일하게 분배된다.

본 발명의 제2목적을 집접 혼합 동기 AM 수신기의 입력 감도를 증가시키는 데 있다.

본 발명에 따르는 서두에 기술한 형태의 집접 혼합 동기 AM 수신기는 상기 기술한 바와같이, 증폭기가 푸프의 위상 제어 신호내의 기생 d.c.오프셋의 억압을 위해, 위상 검출기와 루프 필터사이에 배열된다는 것을 특징으로 한다.

상기 측정을 사용한다면, 위상 제어 루프의 위상 제어 신호내의 바람직하지 않은 기생 d.c.오프셋의 억압을 위해, 위상 검출기와 루프 필터사이에 배열된다는 것을 특징으로 한다.

상기 특정을 사용한다면, 위상 제어 루프의 위상 제어 신호 내의 바람직하지 않은 기생 d.c.오프셋은 방지되거나 적어도 크게 감소된다. 따라서, 루프의 전압 제어 발진기내에서 재발생된 국부 반송파와 RF수신 반송파간의 위상 에러는 발생되지 않거나 거의 발생되지 않으며, 매우 작은 수신 필드 세기에 있어서도 작게 발생되지 않으며, 매우 작은 수신 필드 세기에 있어서도 작게 발생된다. 그러므로, 상기 두 반소파 사이에서 얻어진 위상 동기는 또한 수신 동적 범위로써 억급되는, 큰 필드 세시 변화 범위내에서 AM-RF 수신 신호의 정확한 동기 검파를 보장한다.

이하 첨부한 도면을 참조로 하여 더욱 상세하게 기술할 것이다.

제1도는 입력 I와 출력 O 사이에 두 캐스 케이드 배열부

및

를 구비하는 본 발명에 따르는 증폭기를 도시한 것이다. 상기 부분은 증폭기의 선호 경로내에 합체되는 상호 대응 배열 증폭기단 A₁및 B1과 증폭기단 A₁및 B₁의 출력에 접속되는 d.c.보상 회로 A₂및 B₂및, 입력이 증폭기단 A₁및 B₁의 입력에 대응하며, 출력이 d.c.보상 회로 A₂및 B₂에 각각 접속되는 임계 회로 A₃및 B₃를 포함한다.

각각의 두 임계 회로 A₃및 B₃는 예를 들어 각각 버퍼단 A₅, B₅을 통하여 d.c.보상회로 A₂, B₂에 두 레벨 제어 신호를 인가시키는 슈미트 트리거인 히스테리시스를 갖는 쌍안정 트리거 회로 A₄, B₄를 제공한다. 버퍼단 A₅, B₅은 트리거 회로 A₄, B₄의 크기설정을 보정 하므로써 제거될 수도 있다.

두 쌍안정 트리거 회로 A₄및 B₄각각의 히스테리시스 효과가 제2도에 도시되어 있으며, 관련 트리거 회로의 입력 신호 Vim을 갖는 신호는 예를 들어 제1임계 레벨 V₁보다 더 작으며, 상기 회로는 안정 초기 또는 0상태에 있어, 이후 0신호로써 언급되는 주어진 저 상수값을 갖는 신호를 공급한다. Vim이 증가한다면, 단계적 전이가 vim 이 제2임계 레벨 v2를 초과할때, 상기 0 산태로부터 안정 활서 또는 1상태로 행해진다. 산기 안정 1상태에서, 관련 트리거 회로는 이후 1 신호로써 언급되는 일정한 높은 값을 갖는 신호를 공급한다. vim의 연속적인 또 다른 증가는 상태의 변화를 초래하지 않는다. vim 이 제1임계 레벨 V₁이하로 감소된다면, 상기 활성 상태로 부터 초기 상태로부터 초기 상태로 복귀한다. 제1임계 레벨 V₁이 제2임계 레벨 V₂보다 더 낮기 때문에 히스테리스는 V₁과 V₂사이에서 얻어진다. 상기 히스테리시스는 Vim의 최대 발생 소망 진폭 변화 즉, 소망 신호 성분의 최대 진폭변화 보다 더 크게 되도록 선택된다.

두 부분 A 및 B 각각에 있어서, 필요하다면 활성 상태에서의 1 신호는 트리거 회로에 접속된 버퍼단내의 적절한 일정 d.c. 또는 단계값으로 된다. 그러므로 버퍼 및 증폭기단에 접속된 관련부분의 d.c. 감소 단계값은 상기 출력 신호의 d.c.오프셋의 감소를 초래하는 마지막 언급된 증폭기단의 출력 신호로 부터 연속적으로 감산된다. 초기상태에 있어서의 0 신호의 발생은 d.c.오프셋은 만족스럽게 작다.

전체로서, 증폭기는 제3도에 이상적 형태로 도시된 톱니파형 출력 특성을 가지며, 임계 레벨의 값이라면, 부분

및

의 감소 단계 및 증폭 인수의 값은 적절하게 선택된다. 증폭기는 0부터 Vei인 입력 범위내에서 증폭기에 인가된 입력 신호 Vi 의 증가에 따라 00, 01, 10 및 11로 표시될 수 있는 4 안정 상태로 변환된다. 각 워드 내의 두 버퍼는 각 트리거 회로 A 및 B의 상태 (0 또는 1 상태)를 나타낸다.

증폭기의 입력 신호 V_i는 공지되지 않은 평균 신호 레벨

에 따라 앞서 공지에 주어진 최대 진폭

V를 갖는 소망 신호 성분 Vs의 중첩으로써 고려되어질 수 있다.

는 주로 바람직하지 않은 d.c.오프셋에 의해 기인하며, 증폭기의 출력 신호 V_u내에 바람직하지 않은 d.c.오프셋

를 초래하고, 상기 오프셋은 0 또는 적어도 수락가능한 작은 값에서 유지되거나 행해진다. Vs의 선형 증폭으로 인하여 각각의 출력 특성의 톱니파의 유용한 슬로프에 대응하는 입력 전압 영억은 소망신호 성분 Vs의 결과로써, 입력 신호 V_i내에서 기대 되어질 최대 진폭 변화보다 더 커질 것이다. 즉, 2V보다 더 클것이다.

가 0 이거나 실제적으로 0 이고

가 만족스럽게 작다면, 증폭기는 d.c.감소가 발생되지 않는 상태 00에 있다. 그 때, 증폭기는 사역을 갖지 않으며, 바꾸어 말하면 사역은 0 이 된다.

의 제1증가의 경우에 있어서, 예를들어, 기생 효과나 입력 신호 V_i의 감소 신호대 잡음비의 결과로서, V_u는 V_i가 사전 선택된 입력 임계 레벨 V₂₁에 이를때 까지 증가한다.

=V₂₁-

V에 이르는 순간에 만족스러운 출력 d.c.오프셋 Vum을 초래한다. V_i가

의 증가의 결과로써 증가한다면, V₂₁은 초과하며, 증폭기는 상태 00으로 부터 상태 01 로 변화한다. 상기 상태 01에서,

는 사전 선택된 값 SB의 부분 B의 감소 단계에 의해 감소된다. 상기 증폭기에서 입력 신호 V_i용 증폭기의 사역은 감소 단계의 크기 또는 값 즉, 주어진 예에서 이후 기술되어질 입력 임계 레벨 V11에 대응하는 입력 신호 진폭과 동일하다. 본 경우에 있어서, 입력 임계 레벨 V₂₁은 입력 I에 전위된 쌍안정 트리거 회로 B4의 임계 레벨 V₂즉, 증폭기단 A₁의 증폭 인수로 분할된 마지막 언급된 쌍안정 트리거 회로 B4의 제2임계 레벨과 동일하다.

의 증가의 결과로써 V_i의 또 다른 증가는 입력 임께 레벨 V₂₂가 초과되고, 부분 A의 d.c.감소 단계 SA 가 그것의 제1임계 전압 V₁이하가 되도록 부분 B 의 입력 전압을 감소시킬 만금 충분히 크게 선택될 때, 상태 01로 부터 상태 01으로 변화한다. 그때 0 으로 부터 1로의 쌍안정 트리거 회로 A₄의 상태변화는 동시에 1로 부터 0으로 쌍안정 트리거 회로 B4의 단의 변화를 발생한다. 입력 임계 레벨 V₂₂는 쌍안정 트리거 회로 A₄의 제2임계 레벨 V₂에 대응한다. 출력 신호 V_u의 d.c.오프셋 감소는 출력 0에 전위된 부분 A의 d.c.감소단계 SA의 값 즉, 증폭기단 B1의 진폭 인수로 증배된 S_A의 값에 의해 상태 10 으로 결정된다. 주어진 경우에 대하여, 증폭기의 사역은 상기 상태에서, 0으로 부터 이후에 기술 되어질 입력 임계 레벨 V₁₂까지의 입력 전압 범위와 동일하다.

마지막으로, 상태 11은 입력 임계 레벨 V₂₃을 초과하는 V_i의 또 다른 증가의 경우에 얻어진다. 그때 V_u의 이중 d.c.오프셋 감소가 결과되며, 그것은 출력 0에 전위된 부분

및

의 앞서 언급된 d.c.감소 단계의 합과 동일하다. 상기 상태에서 증폭기의 사역은 0으로부터 이후 기술되어질 입력 임계 레벨 V₁₃까지의 입력 범위와 동일하다. 입력 임계 레벨 V₂₃는 입력 I에 전위된 쌍안정 트리거 회로 A₄및 B₄의 제2임계 레벨 V₂뿐만아니라, 증폭기단 A₁의 증폭 계수 및 S_A의 값에 의해 결정된다.

예를 들어,

의 감소의 결과로서, 입력 신호가 연속적으로 감소한다면, 상기 4 안정 상태는 역 시퀀스로 전환되며, 주어진 상황에서 상태의 변화는 각 입력 임계 레벨 V₁₃, V₁₂및V₁₁에서 행해진다. 임계 레벨 V₂₃, V₂₂및 V₂₁에 대하여, 레벨 V₁₃, V₁₂및 V₁₁은 적어도 2

V 감소된 전압차를 갖도록 선택된다. 입력 임계 레벨 V₁₃, V₁₂및 V₁₁은 두 부분 A 및 B 의 제1임계 레벨 V₁과 부분 A의 d.c.감소 단계의 증폭 인수 및 값에 의해 입력 임계 레벨 V₂₃, V₂₂및 V₂₁에 따라 결정된다. 부가하여, 증폭기의 동작점은 주어진 경우에서 출력 신호 V_u가 감소 입력 신호 V_i가 상기 레벨 이하로 될때, 0이 되도록 선택된다. 상기 입력 임계 레벨 V₁₁, V₂₁, V₁₂, V₂₂, V₁₃및 V₂₃에서 발생하는 입력 신호 레벨은 제3도에서 각각

로 표시된다.

히스테리시스 현상은 V₁₁과 V₂₁, V₁₂와 V₂₂, V₁₃와 V₃₃간의 입력 전압 영역에서 발생한다. 즉, 소위 히스테리시스 범위내에 위치한 진폭을 갖는 입력 신호 V_i의 증폭은 각각 상태 00또는 01, 01 또는 10 및 01 또는 11 에서 발생할 수 있다. 상기 선택에 따라, 소망 신호 성분 Vs에 의해 초래된 상태의 각각의 상기 히스테리시스 범위 변화는 상기 소망의 범위 변화는 상기 소망의 신호 성분 Vs 이 d.c.오프셋

가 변화하지 않을때, 변화하지 않는 증폭기의 안정 상태에서 선형적으로 증폭되도록 방지한다.

설명을 위해, 기준은 각각 d.c.오프셋 레벨

및 V_2i를 갖는 입력 신호 V_1i및 V_2i의 시간 의존 변화와 소망 신호 성분 Vs 의 결과로서의 최대 진폭 변화 2

V를 나타내는 제3도의 곡선 1 및 2로 행해진다.

V_1i는 전체적으로 V₁₃와 V₂₃사이의 히스테리시스 범위내에 위치하여, V_1i가 주어진 레벨에 도달되는 방향에 의존하여 증폭기의 상태 10 이나 11 에서 증폭될 수 있도록 한다. V_1i가

의 감소에 기인한 상기 히스테리시스 영역에 도달한다면, 증폭은 상태 11 에서 행해지며,

의 증가에 기인하여 발생된다면, 증폭은 상태 10 에서 행해진다. 제3도에서, 후자의 상황은 개시점으로써 행해지며,

는 소망 신호 성분 V_S1u와 바람직하지 않은 d.c.오프셋

를 갖는 출력 신호 V_1u를 초래한다. V_1u의 시산 의존 변화는 곡선 1'로 도시되어 있다. 이전에 기술한 바와같이 상태 10 에서 행해지는 부분 A에서의 d.c.오프셋 감소나 V₁₂의 값을 갖는 사역에 기인하여, 소망 신호 성분과 입력 신호 V_1i의 바람직하지 않은 d.c.오프셋 (V_S1i/

) 간의 비율은 출력 신호 V_1u의 비율 (V_S1i/

) 보다 훨씬 더 작으며, 반면에

의 값은

의 상기 최대 허용 발생 레벨보다 더 작다. 상테 11에서 동일 입력 신호 V_1i의 증폭(도시되지 않음)의 경우에 있어서, d.c.오프셋 감소는 부분

및 부분

에서 행해져, 상기 상태 11 에서 비율(V_S1u/

)이 상태 01에서 보다 더 커지도록 한다. 그때 사역은 0으로부터 V₁₃까지 연장한다.

입력신호 V_2i는 순간적으로 입력 임계 레벨 V₂₃을 통과하여, 이중 d.c.오프셋 감소가 행해지며, 사역이 후자의 경우에서와 마찬가지로 0내지 V₁₃으로 연장하는 상태 11에서 증폭된다. 출력 신호 V_2u는 곡선 2'로 표시되어 있으며, 소망 신호 성분과 입력 신호 V_2i의 비율(V_S2i/ V_2i)보다 상당히 더 큰 V_S2u/

의 바람직하지 않은 d.c.오프셋간의 비율을 나타내며, 반면

는 상기 수락가능한 레벨

보다 훨씬 아래에 있다.

이하로 될 것이며, V_2i는 d.c.레벨감소가 부분 A에서만 행해지고 사역이 0내지 V₁₂까지 연장하는 상태10에 인가된다. 비율

보다 더 큰 상태를 유지하며, 반면에

보다 더 작다.

제1도의 증폭기의 실제적 실시에는 양 및 음 d.c.오프셋이 감소될 수 있도록 형형을 유지한다. 제4도는 그러한 평형 증폭기의 부분

를 도시한 것이다. 부분

는 부분

와 동일한 회로 배열로 구성되었으므로 생략하였다. 증폭기의 동작점은 출력 특성이 그의 형태가 제3도에 대응하지만 좌표의 V_i/ V_u시스템의 원점이 1/2 V_ei와 1/2 V_eu에 걸쳐 이동하여 얻어지도록 선택된다.

제4도에 도시된 부분 A는 제1도의 증폭기의 입력 I에 대응하는 평형 신호 입력 I_A와, 부분 B의 평형 입력(도시되지 않음)에 접속되는 평형 신호 출력 O_A를 갖는다.

신호 입력 I_A는 한 단부가 선형 전압 변환기 T₁-T₄·R₁R₂·I₁을 통하여 플립플롭 T₅·T₆·R₃·R₄·I₁에 의해 구성되는 쌍안정 트리거 회로 A₄에 접속되며, 다른 단부는 증폭기 회로 T₁₁-T₁₄·R₇-R₁₀·I₅에 의해 구성되는 선형 증폭기단 A₁에 접속된다. 전압 전류 변환기는 베이스가 신호 입력 I_A에 접속되고, 콜렉터가 변환기의 평형 출력을 구성하며, 에미터가 입력 전압으로 부터 출력 전류로의 변환을 선형화시키기 위한 선형화 회로에 접속되는 트랜지스터쌍 T₁T₂를 갖는다. 상기 선형화 회로는 콜렉터-에미터 경로와 직렬로 배열되는 트랜지스터 쌍 T₃T₄를 갖는다. T₃및 T₄의 콜렉터는 반대 에이스에 교차 접속되며, 반면, 에미터는 상호 동일한 에미터 저항기 R₁과 R₂및 공통 에미터 전류원 I₁을 통하여 접지에 접속된다. 트랜지스터 쌍 T₁T₂의 두 트랜지스터 T₁및 T₂각각에 대하여, 선형화 회로는 베이스 전압이 증가함에 따라 콜렉터 전류의 감소를 행한다. 즉, T₁의 베이스 전압이 T₂의 베이스 전압에 대하여 양 전압차를 가질 때, T₁의 콜렉터 전류는 T₂의 콜렉터 전류보다 작으며, 역 또한 같다.

쌍안정 트리거 회로 A₄는 상호 접속된 에미터가 공통 에미터 전류원 I₂를 통하여 접지에 접속되고 콜렉터가 반대 베이스에 교차 접속되는 에미터 접속 트랜지스터 쌍 T₅T₆를 갖는다. 상기 콜렉터들은 트랜지스터 쌍 T₁T₂의 콜렉터에 접속 되며, 각각 상호 동일한 공통 콜렉터 저항기 R₃·R₄를 통하여 공급 전압에 접속된다. A4의 히스테리시스는 에미터 전류원 I2 와 저항기 R3·R4를 통하는 전류에 의해 조정될 수 있다. 평형 설계에 따라, 히스테리시스를 경계짓는 임계 레벨은 기준 전압에 대하여 실제적으로 대칭적으로 위치된다. 예를 들어

이다.

트리거 회로 A₄는 접지에 각각 접속되는 공통 에미터 전류원 I₃및 I₄를 갖는 캐스케이드 배열 제1 및 제2에미터 접속 트랜지스터 쌍 T₇T₈및 T₉T₁₀를 구비하는 버퍼단 A₅에 연결된다. T₇·T₈의 베이스는 T₅·T₆의 콜렉터에 접속되고, 반면 콜렉터 한 단부가 상호 동일 콜렉터 저항기 R₅및 R₆를 통하여 공급 전압에 접속되며, 다른 단부는 T₉·T₁₀의 베이스에 접속된다. 버퍼단 A₅는 트리거 회로 A₄의 상태 전이의 단부 경사도를 증가시킨다. 단계값은 트랜지스터 T₉및 T₁₀를 통하여 전류와, 콜렉터 저항기 R₈및 R₇의 값에 의해 결정된다.

상기 선형 전압 전류 변환기(T₁-T₄·R₁·R₂·I₁)의 것과 유사한 배열에 있어서, 증폭기단 A₁은 트랜지스터 쌍 T₁₁·T₁₂및 T₁₃·T₁₄·에미터 저항기 R₉·R₁₀및 에미터 전류원 I₅를 갖는다. T₁₁·T₁₂의 베이스 신호 입력 I_A에 접속되고, 콜렉터는 각각 버퍼단 A₅의 T₁₀·T₉의 콜렉터에 상호 접속되며, 공통 콜렉터 저항기 R₇·R₈을 통하여 공급 전압에 접속된다. 전술한 d.c.보상 회로 A₂는 이러한 상호 접속으로 구성된다. 상기 마지막 언급한 콜렉터는 또한 부분

의 출력 O_A에 접속되며, 마찬가지로 부분

(도시되지 않음)의 입력에 접속된다.

본 발명의 실제적 예에 있어서, 증폭기단 A₁은 그것의 증폭 인수가 2이며, 에미터 전류원 I₅의 전류가 트랜지스터 쌍 T₉·T₁₀의 에미터 전류원 I₄의 전류보다 4배 크게되는 방법으로 분배된다. T₁₁및 T₁₂의 콜렉터에서의 출력 신호

의 d.c.오프셋은 입력 신호 V_i의 d.c.이동뿐만 아니라, 트랜지스터 T₁₀및T₉를 통하는 전류에 의존한다. 쌍안정 트리거 회로 A₄는 예를 들어 T₅가 전도하고 T₆가 전도하지 않을 때의 0 상태인 한 안정 상태에 있으며, T₅가 전도하지 않고 T₆가 전도될 때 다른 안정(1) 상태에 있게 된다. 0 상태에 있어서, T₇은 비전도될 것이며, T₈은 T₉가 전도하고 T₁₀이 전도되지 않도록 전도될 것이다. T₉을 통하는 전류는 R₈를 통하여 증폭기단 A₁의 출력 신호의 주어진 d.c.레벨이동을 발생하여, 출력 신호의 d.c.오프셋이 상기 상태에서 증폭되는 입력 신호 V_i에 대한 허용 최대치 아래에서 유지되게 한다. 즉, T₁의 콜렉터 전류에서의 입력 신호는 T₂의 그것보다 더 크다. 입력 I_A에서의 입력 신호 V_i가 상기 0 상태로부터 증가한다면, 즉, T₁의 베이스 전압이 T₂의 베이스 전압에 대하여 증가한다면, T₅의 베이스 전압에 대한 T₆의 베이스 전압은 양의 값(이전에 제2로써 언급된)을 초과하는 경우, 0 상태가 1 상태로 전환시키는 방법으로 입력 임계 레벨을 증가시킬 것이다. 버퍼단 A₅에서의 전환 또는 전이 단부가 더 경사를 이룬 후, 상기 전환 T₉·T₁₂및 T₁₀·T₁₁의 공통 콜렉터에서 단계형 d.c.오프셋 감소를 초래한다. 왜냐하면, R₇을 통하는 전류가 T10의 콜렉터 전류를 갖는 단계형을 증가시키며, R₈을 통하는 전류가 동일 단계 크기의 전류 즉, 에미터 전류원 I₄의 전류에 의해 감소되기 때문이다. 입력 신호 V_i가 상기 1단계로부터 감소한다면, 본래의 0 상태로의 복귀는 음(이전에 제2로써 언급된) 입력 임계 레벨 이하로 감소될 때 까지 결과되지 않는다.

회로 배열에 대응하는 부분

와 함께 부분

의 캐스케이드 배열에 있어서, 2의 주어진 증폭 인수에서, 부분

의 히스테리시스보다 두배 크게 부분

의 트리거 회로의 히스테리시스를 선택하는 것은 즉, 상호 동일하게 되어질 증폭기의 입력 I에 전위된 두 부분 A 및 B의 히스테리시스를 선택하는 것은 장점이다. 그에 의해 균일한 감소가 입력 신호 범위 내에서 얻어진다.

적절한 동작점의 경우에 있어서, 제4도의 회로 장치는 또한 제3도에 도시된 바와 같은 출력 특성을 가질 수도 있으며, 본 발명의 이용은 두 부분의 사용에 제한되지 않는 것은 명백하다. 그러므로, 3캐스케이드 배열부를 갖는 본 발명에 따르는 증폭기는 적절하게 분배한다면, 사역의 더 정확한 조정 또는 바람직하지 않은 d.c.오프셋의 더 정확한 감소의 가능성을 제공하는 8안정 상태를 가정할 수 있을 것이다. 원칙적으로, 한 부분만을 갖는 본 발명의 사상의 실현은 (단일) d.c.감소가 이미 거기에서 이미 결과될 수 있으므로 가능하다.

또한, 제3도에 도시된 바와 같은 출력 특성이 4부분의 병렬 장치(도시되지 않음) 즉 각각의 상태 00, 01, 10 및 11에 대하여 하나로 실현될 수 있다. 이전에 기술된 바와같은 n부분을 갖는 본 발명에 따르는 증폭기가 더 즉, 비교가능한 감소에 대한 2n부분을 필요로 할지라도, 출력 특성은 더 정확하고 더욱 용이하게 행해질 수 있다. 그때, 그러한 증폭기의 입력에 전위된 임계 레벨은 구별이 분명한 부분의 쌍안정 트리거 회로의 제1 및 제2임계 레벨에 대응하며, 상기 부분의 히스테리시스 범위가 증폭기의 입력 범위에 걸쳐 상호 비중첩 위치로 분배되어지도록 일반적으로 양호하게 선택되어져야 하며, 반면 감소 단계의 값은 소망 출력 특성에 따라 적절하게 선택될 수 있다.

본 발명에 익숙한 자에 의해, 예를 들어, 제5도에 도시된 바와 같이, 균형화의 선택후 증폭기단 이전에 하나 또는 그 이상의 부분 내에 신호 방향을 d.c.보상회로를 배열하고, 제6도에 도시된 바와 같이, 임계 회로 이전에 신호 방향으로 증폭기단을 배열시킴으로써 상이한 형태로 변경하는 것은 가능하다. 증폭기단의 실현, d.c.보상회로, 쌍안정 트리거 회로 및 버퍼단이 도시된 것과 다르게 교대로 가능하다.

제7도는 직접 혼합 동기 AM 수신기의 위상 고정 루프 내에 3개의 상호 동일한 부분

·및

를 갖는 본 발명에 따르는 평형 증폭기의 사용을 도시한 것이다. 상기 수신기는 RF-AM 수신 신호가 한편에 인가되고, RF 수신 반송파와 동상인 국부 혼합 반송파와 다른 편에 인가되도록 하는 동기 검파기 PI를 포함한다. 소망 AM 변조 신호는 저역통과 필터 LPI를 통하여 동기 검파기 PI의 출력에서 얻어진 혼합 결과로 부터 선택된다.

국부 혼합 반송파는 본 발명에 따르는 증폭기의 부분 A·B 및 C 의 루프 배열 내에 연속적으로 결합된 위상 검출기 PQ·루트 필터 LPQ 및 동상이며 직각 발진 신호를 공급하는 전압 제어 발진기 VCO를 구비하는 이전에 언급된 위상 고정 루프 내에서 발생된다. FCO의 직각 발진기 신호와 RF-AM 수신 신호는 위상 검출기 PQ에 인가된다. 위상 검출기 PQ는 상기 직각 관계로부터 이탈하는 두 신호간의 위상차와 진폭으로 적절하게 변화하며, 두 신호간의 정확한 위상 직각 관계에서 0인 신호를 공급한다.

상기 위상차 신호는 증폭기

·

및

에서의 증폭 및 루프 필터 LPQ 에서의 선택후 위상 제어 신호로써 전압 제어 발진기 VCO에 인가된다. 충분히 큰 루프 이득의 경우, 직각 발진 신호는 90°의 위상차에 걸쳐 RF 수신 반송파를 정확하게 뒤따라, 동상 발진 신호가 후자 반송파와 동상 또는 역상으로 되고, 정확한 동기 검파가 동기 검파기 PI내에서 결과되도록 한다.

실제로 발생하는 바람직하지 않은 d.c.오프셋에 기인하여, 소망의 위상차에 관련하여 정보 성분은 작은 수신 필드 세기의 경우 특히 크며, 후자의 위상 제어 신호는 방해받게 된다. 이것은 RV 수신 반송파와, 예를 들어, 수신 필드 세기, 온도 또는 상기 d.c.오프셋의 다른 원인에 따라 변화하는 국부 동상 발진기 신호 간에 위상 비동기성을 초래하여, RF 수신 신호의 검파의 혼란을 초래한다.

위상 검출기 PD의 출력에서 증폭기 A·B 및 C 는 이전에 기술한 방법으로, 위상 제어 신호의 위상차 정보 성분에 대하여 바람직하지 않은 d.c.오프셋을 감소시켜, 정확한 위상 동기가 얻어지게 한다. 실제로, 증폭기 내의 3부분의 사용은 위상 제어 신호의 충분하고 정확한 d.c.감소를 행하게 하여, 종래의 초민감 수신기와 비교가능한 큰 필드 세기 변화 범위나 입력 동적 범위내의 간섭없이 신호를 검파할 수 있게 한다.

Claims (6)

1. 임계회로 및 임계회로에 접속된 증폭기단을 구비하는, 진폭가변 입력 신호를 증폭시키고 바람지하지 않은 d.c.오프셋을 감소시키기 위한 증폭기에 있어서, 임계회로가 입력 신호 진폭이 제1임계 레벨 이하로 될 때, 활성 상태로부터 초기 상태로 변화하고, 입력 신호 진폭이 제2임계 레벨을 초과할 때, 초기 상태로부터 활성 상태로 변화하는 쌍안정 트리거 회로를 포함하여, 상기 두 임계 레벨은 입력 신호의 최대 소망 진폭 변화보다 더 큰 히스테리시스로 경계되고, 상기 쌍안정 트리거 회로는 증폭기의 신호 경로 내에 합체된 d.c.보상회로에 접속되며, 트리거 신호를 활성 상태에서 상기 회로에 인가하여 신호 경로를 통하여 일정 스텝값으로 d.c.보상 회로에 인가된 신호의 d.c.레벨을 감소시키는 것을 특징으로 하는 증폭기.
2. 제1항에 있어서, 증폭기단의 입력이 임계회로의 입력이며, d.c.보상회로가 증폭기단의 출력에 접속되는 것을 특징으로 하는 증폭기.
3. 제2항에 있어서, 상기 증폭기단, 임계회로 및 d.c.보상회로가 그것의 회로 배열에 상호 대응하는 n부분의 캐스케이드 배열의 단일부를 구성하며, 신호 방향으로의(n-1)부분 각각의 감소 단계값은 수반되는 부분의 히스테리시스 보다 더 큰 것을 특징으로 하는 증폭기.
4. 제3항에 있어서, 증폭기의 입력에 전위된 부분의 임계 레벨은 증폭기의 입력 레벨에 걸쳐 실제적으로 규칙적으로 분배되며, 감소 단계값과 증폭기의 출력에 전위된 부분의 히스테리시스는 상호 실제적으로 동일한 것을 특징으로 하는 증폭기.
5. 제1항 또는 2항에 있어서, 상기 증폭기단, 임계회로 및 d.c.보상회로가 적어도 두 부분의 병렬 장치 중 단일부분을 구성하며, 상기 부분의 히스테리시스 범위가 증폭기의 입력 신호 범위에 걸쳐 상호 비중첩 위치로 분배되는 것을 특징으로 하는 증폭기.
6. 한단부가 동기 AM 검출기에 접속되고, 다른 단부가 RF 수신 신호의 반송파와 위상 결합되는 국부 반송파를 발생시키기 위한, 루프 배열 내에 연속적으로 배열된 위상 검출기, 루프 필터 및 전압 제어 발진기를 구비하는위상 고정 루프에 접속되는 RF 입력을 갖는 직접 혼합 동기 AM 수신기에 있어서, 선행 항 중 어느 한 항에 청구된 바와 같은 증폭기가 위상 검출기가 위상 검출기와, 루프의 위상 제어 신호 내의 기생, d.c.오프셋을 억제시키기 위한 루프 필터 사이에 배열되는 것을 특징으로 하는 직접 혼합 동기 AM 수신기.

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