KR950034260A - 집적 반도체 메모리 회로 및 그 동작방법 - Google Patents

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Abstract

반도체 메모리 회로는 반도체 메모리 회로의 비트라인(BL)이 예비 충전되는 비트라인 전위(VBL)의 값보다 5 내지 35% 더 큰 값을 가진 예비 충전 전위(VDC)가 더미 메모리 셀(DMC)의 메모리 캐패시터(DC)의 제2전극에 공급될 수 있게 하는 장치(EQLDC)를 포함한다.

Description

집적 반도체 메몰 회로 및 그 동작방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 집적 반도체 메모리 회로의 바람직한 실시예.

Claims (6)

  1. -선택 트랜지스터(MCT) 및 적어도 하나의 메모리 캐패시터(MCC)를 포함하고 비트라인(BL)과 워드라인(WL;WL1...WLn)의 교차점에 매트릭스 형태로 배치된 제1트랜지스터 타입의 메모리 셀, -각 비트라인 절반(BLH;)마다 적어도 하나의 메모리 캐패시터(DC)을 포함하는 적어도 하나의 더미 메모리셀(DMC), 및-비트라인(VBL) 전위로 비트라인(BL)을 예비 충전시키기 위한 장치(EQL)를 포함하고, -각각의 비트라인(BL)은 2개의 비트라인 절반(BLH;)으로 형성되며, -각각의 메모리 셀(MC)은 한편으로는 그것의 선택 트랜지스터(MCT)를 통해 하나의 비트 라인 절반(BLH;BLH)에 접속되고 다른 한편으로는 상기 메모리 셀(MC)의 적어도 하나의 메모리 캐패시터(MCC)의 제1전극이 동작중에 프리세트된 값의 플레이트 전위(VPL)에 접속되며, -상기 더미 메모리 셀(DMC)의 적어도 하나의 메모리 캐패시터(DC)의 제1전극이 동작중에 플레이트 전위(VPL)에 접속되도록 구성된 집적 반도에 메모리 회로에 있어서, 비트라인 전위(VBL)의 값보다 5 내지 35% 더 큰 값을 가진 예비 충전 전위(VDC)가 동작중에 더미 메모리 셀(DMC)의 메모리 캐패시터(DC)의 제2전극에 공급될 수 있게 하는 장치(EQLDC)를 포함하는 것을 특징으로 하는 집적 반도체 메모리 회로.
  2. 제1항에 있어서, 집적 반도체 메모리 회로가 비트라인 절반(BLH;)마다 적어도 하나의 에지 셀 캐패시터(CC), 및 플레이터 전위(VPL)에 접속된 제1전극을 가진 적어도 하나의 에지 셀(CMC)을 포함하는 경우, 예비 충전 전위(VDC)가 셀캐패시터(CC)의 제2전극에 공급될 수 있는 것을 특징으로 하는 집적 반도체 메모리 회로.
  3. 메로모 셀(MC)에 저장된 데이타를 판독하기 전에 비트라인(BL)이 비트라인 전위(VBL)로 예비 충전되도록 구성된, 제1항 또는 제2항의 특징으로 가진 집적 반도체 메모리 회로의 동작방법에 있어서, 비트라인(BL)의 예비 충전시 예비 충전 전위(VDC)가 더미 메모리 셀(DMC)의 메모리 캐패시터(DC)의 제2전극에 인가되는 것을 특징으로 하는 집적 반도체 메모리 회로의 동작방법.
  4. 제3항에 있어서, 비트라인(BL)의 예비 충전시 예비 충전 전위(VDC)가 에지 셀 캐패시터(CC)의 제2전극에 인가되는 것을 특징으로 하는 집적 반도체 메모리 회로의 동작방법.
  5. 제3항 또는 제4항에 있어서, 비트라인 전위(VBL)의 값보다 5 내지 35% 더 큰 값을 가진 예비 충전 전위(VDC)가 인가되는 것을 특징으로 하는 집적 반도체 메모리 회로의 동작 방법.
  6. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950000071A 1994-01-12 1995-01-05 집적반도체메모리회로및그동작방법 KR100334380B1 (ko)

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