KR950034260A - 집적 반도체 메모리 회로 및 그 동작방법 - Google Patents

집적 반도체 메모리 회로 및 그 동작방법 Download PDF

Info

Publication number
KR950034260A
KR950034260A KR1019950000071A KR19950000071A KR950034260A KR 950034260 A KR950034260 A KR 950034260A KR 1019950000071 A KR1019950000071 A KR 1019950000071A KR 19950000071 A KR19950000071 A KR 19950000071A KR 950034260 A KR950034260 A KR 950034260A
Authority
KR
South Korea
Prior art keywords
bit line
potential
memory
cell
capacitor
Prior art date
Application number
KR1019950000071A
Other languages
English (en)
Other versions
KR100334380B1 (ko
Inventor
토마스 폰 데어 로스
Original Assignee
발도르프, 옴케
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 발도르프, 옴케, 지멘스 악티엔게젤샤프트 filed Critical 발도르프, 옴케
Publication of KR950034260A publication Critical patent/KR950034260A/ko
Application granted granted Critical
Publication of KR100334380B1 publication Critical patent/KR100334380B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

반도체 메모리 회로는 반도체 메모리 회로의 비트라인(BL)이 예비 충전되는 비트라인 전위(VBL)의 값보다 5 내지 35% 더 큰 값을 가진 예비 충전 전위(VDC)가 더미 메모리 셀(DMC)의 메모리 캐패시터(DC)의 제2전극에 공급될 수 있게 하는 장치(EQLDC)를 포함한다.

Description

집적 반도체 메몰 회로 및 그 동작방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 집적 반도체 메모리 회로의 바람직한 실시예.

Claims (6)

  1. -선택 트랜지스터(MCT) 및 적어도 하나의 메모리 캐패시터(MCC)를 포함하고 비트라인(BL)과 워드라인(WL;WL1...WLn)의 교차점에 매트릭스 형태로 배치된 제1트랜지스터 타입의 메모리 셀, -각 비트라인 절반(BLH;)마다 적어도 하나의 메모리 캐패시터(DC)을 포함하는 적어도 하나의 더미 메모리셀(DMC), 및-비트라인(VBL) 전위로 비트라인(BL)을 예비 충전시키기 위한 장치(EQL)를 포함하고, -각각의 비트라인(BL)은 2개의 비트라인 절반(BLH;)으로 형성되며, -각각의 메모리 셀(MC)은 한편으로는 그것의 선택 트랜지스터(MCT)를 통해 하나의 비트 라인 절반(BLH;BLH)에 접속되고 다른 한편으로는 상기 메모리 셀(MC)의 적어도 하나의 메모리 캐패시터(MCC)의 제1전극이 동작중에 프리세트된 값의 플레이트 전위(VPL)에 접속되며, -상기 더미 메모리 셀(DMC)의 적어도 하나의 메모리 캐패시터(DC)의 제1전극이 동작중에 플레이트 전위(VPL)에 접속되도록 구성된 집적 반도에 메모리 회로에 있어서, 비트라인 전위(VBL)의 값보다 5 내지 35% 더 큰 값을 가진 예비 충전 전위(VDC)가 동작중에 더미 메모리 셀(DMC)의 메모리 캐패시터(DC)의 제2전극에 공급될 수 있게 하는 장치(EQLDC)를 포함하는 것을 특징으로 하는 집적 반도체 메모리 회로.
  2. 제1항에 있어서, 집적 반도체 메모리 회로가 비트라인 절반(BLH;)마다 적어도 하나의 에지 셀 캐패시터(CC), 및 플레이터 전위(VPL)에 접속된 제1전극을 가진 적어도 하나의 에지 셀(CMC)을 포함하는 경우, 예비 충전 전위(VDC)가 셀캐패시터(CC)의 제2전극에 공급될 수 있는 것을 특징으로 하는 집적 반도체 메모리 회로.
  3. 메로모 셀(MC)에 저장된 데이타를 판독하기 전에 비트라인(BL)이 비트라인 전위(VBL)로 예비 충전되도록 구성된, 제1항 또는 제2항의 특징으로 가진 집적 반도체 메모리 회로의 동작방법에 있어서, 비트라인(BL)의 예비 충전시 예비 충전 전위(VDC)가 더미 메모리 셀(DMC)의 메모리 캐패시터(DC)의 제2전극에 인가되는 것을 특징으로 하는 집적 반도체 메모리 회로의 동작방법.
  4. 제3항에 있어서, 비트라인(BL)의 예비 충전시 예비 충전 전위(VDC)가 에지 셀 캐패시터(CC)의 제2전극에 인가되는 것을 특징으로 하는 집적 반도체 메모리 회로의 동작방법.
  5. 제3항 또는 제4항에 있어서, 비트라인 전위(VBL)의 값보다 5 내지 35% 더 큰 값을 가진 예비 충전 전위(VDC)가 인가되는 것을 특징으로 하는 집적 반도체 메모리 회로의 동작 방법.
  6. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950000071A 1994-01-12 1995-01-05 집적반도체메모리회로및그동작방법 KR100334380B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4400698 1994-01-12
DEP4400698.5 1994-01-12

Publications (2)

Publication Number Publication Date
KR950034260A true KR950034260A (ko) 1995-12-28
KR100334380B1 KR100334380B1 (ko) 2002-09-05

Family

ID=6507777

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950000071A KR100334380B1 (ko) 1994-01-12 1995-01-05 집적반도체메모리회로및그동작방법

Country Status (7)

Country Link
US (1) US5553027A (ko)
EP (1) EP0663666B1 (ko)
JP (1) JP3857329B2 (ko)
KR (1) KR100334380B1 (ko)
AT (1) ATE177245T1 (ko)
DE (1) DE59407878D1 (ko)
HK (1) HK1003955A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754957A (en) * 1996-03-06 1998-05-19 Hughes Electronics Corporation Method for performing a high speed automatic link transfer in a wireless personal communication system
KR100197576B1 (ko) * 1996-10-31 1999-06-15 윤종용 서브 더미 비트라인 및 서브 더미 워드라인을 가지는반도체 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1523752A (en) * 1974-08-28 1978-09-06 Siemens Ag Dynamic semiconductor data stores
JPS60191499A (ja) * 1984-03-09 1985-09-28 Toshiba Corp ダイナミツク型ランダムアクセスメモリ
JPS60236191A (ja) * 1984-05-08 1985-11-22 Matsushita Electric Ind Co Ltd 半導体記憶装置
US4658382A (en) * 1984-07-11 1987-04-14 Texas Instruments Incorporated Dynamic memory with improved dummy cell circuitry
US5255235A (en) * 1987-05-15 1993-10-19 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory with dummy word lines connected to bit line potential adjusting capacitors
JPH0762955B2 (ja) * 1989-05-15 1995-07-05 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JPH02301097A (ja) * 1989-05-15 1990-12-13 Toshiba Corp ダイナミック型ランダムアクセスメモリ
JP2573416B2 (ja) * 1990-11-28 1997-01-22 株式会社東芝 半導体記憶装置
KR970000870B1 (ko) * 1992-12-02 1997-01-20 마쯔시다덴기산교 가부시기가이샤 반도체메모리장치

Also Published As

Publication number Publication date
EP0663666B1 (de) 1999-03-03
ATE177245T1 (de) 1999-03-15
US5553027A (en) 1996-09-03
EP0663666A2 (de) 1995-07-19
DE59407878D1 (de) 1999-04-08
JP3857329B2 (ja) 2006-12-13
EP0663666A3 (de) 1995-10-04
HK1003955A1 (en) 1998-11-13
KR100334380B1 (ko) 2002-09-05
JPH07220467A (ja) 1995-08-18

Similar Documents

Publication Publication Date Title
KR910010519A (ko) 반도체 메모리 회로장치
US6351422B2 (en) Integrated memory having a differential sense amplifier
KR960025730A (ko) 강유전체 메모리 장치
EP0077935A2 (en) Dynamic memory device
KR850007158A (ko) 반도체 메모리 장치
KR100197576B1 (ko) 서브 더미 비트라인 및 서브 더미 워드라인을 가지는반도체 메모리 장치
KR870008320A (ko) 상이형 메모리셀로 구성되는 반도체 메모리장치
EP0834883A3 (en) Semiconductor nonvolatile memory device
EP1665275B1 (en) Method and apparatus for read bitline clamping for gain cell dram devices
US5625601A (en) DRAM page copy method
JPS56156993A (en) Read only memory
EP0187246A2 (en) Precharge circuit for bit lines of semiconductor memory
KR970003210A (ko) 반도체 기억 장치 및 그 사용 방법
KR950033216A (ko) 집적 반도체 메모리 회로 및 그 동작방법
KR950034260A (ko) 집적 반도체 메모리 회로 및 그 동작방법
MY103962A (en) Multiport memory
US5075887A (en) Semiconductor memory capable of improving data rewrite speed
US6064620A (en) Multi-array memory device, and associated method, having shared decoder circuitry
KR100221748B1 (ko) 리프레쉬 기능이 없는 dram 구성의 캐쉬 메모리 장치
KR920022306A (ko) 메모리장치의 입출력 라인프리차아지 방법
US5764582A (en) Apparatus and method of refreshing a dynamic random access memory
KR950015393A (ko) 빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자
JPS56143592A (en) Semiconductor memory device
KR940016833A (ko) 다이나믹 램 셀
KR950034262A (ko) 저 전력 소비 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080326

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee