Claims (4)
분산 다중 프로세서 교환기의 프로세서간 통신장치에 있어서, 송신 희망하는 데이타를 입력받으며, 소정 리드 억세스신호가 입력되면 상기 데이타를 병렬로 출력하는 송신 메모리와, 소정 송신 기준 클럭과 송신유효신호를 입력받으며, 상기 송신유효신호를 입력에 대응하여 리드 억세스신호를 생성출력하여 상기 송신 메모리로부터 데이타를 병렬로 입력받아 데이타 버스라인을 통해 수신측으로 전송하는 송신정합부와, 소정 라이트 억세스신호 입력에 대응하여 병렬로 입력되는 데이타를 저장하는 수신메모리와, 소정 수신 기준클럭과 수신인에이블신호를 입력받으며 상기 수신인에이블신호 입력에 대응하여 라이트 억세스신호를 생성출력하여 상기 데이타 버스라인을 통해 입력되는 데이타를 상기 수신메모리에 저장시키는 수신정합부로 구성함을 특징으로 하는 분산 다중 프로세서 교환기의 프로세서간 통신장치.In an interprocessor communication apparatus of a distributed multi-processor exchanger, a data to be transmitted is input, and when a predetermined read access signal is input, a transmission memory for outputting the data in parallel, a predetermined transmission reference clock and a transmission valid signal are received. A transmission matching unit which generates and outputs a read access signal in response to an input of the transmission valid signal, and receives data in parallel from the transmission memory and transmits the data to the receiving side through a data bus line; A receiving memory storing input data, a predetermined receiving reference clock and a receiving enable signal, and generating and outputting a write access signal in response to the receiving enable signal input to transmit data inputted through the data bus line to the receiving memory; Configured as reception matching unit to save Communication device between a distributed multi-processor switch on the processor according to claim.
제1항에 있어서, 상기 송신 정합부는, 상기 송신메모리에 병렬로 연결되어 송신희망하는 데이타를 입력받아 래치출력하는 데이타 래치부와, 상기 데이타래치부의 출력데이타를 입력받아 상기 출력데이타의 프레임종료를 검색하며, 검색결과에 대응하여 프레임종료신호를 출력하는 프레임 종료 감시부와, 상기 송신 기준 클럭과 송신 유효신호를 입력받으며, 상기 송신유효신호 입력에 대응하여 리드 억세스신호와 버스라인 점유신호를 생성출력하며, 프레임 종료신호 입력에 대응하여 상기 리드 억세스신호 및 버스라인 점유신호의 출력을 중단하는 리드억세스 생성부로 구성함을 특징으로 하는 분산 다중 프로세서 교환기의 프로세서간 통신장치.The transmission matching unit of claim 1, wherein the transmission matching unit is connected to the transmission memory in parallel to receive a data desired to be transmitted and latch outputs the data, and output data of the data latch unit to terminate the frame termination of the output data. And a frame end monitoring unit for outputting a frame end signal in response to a search result, the transmission reference clock and the transmission valid signal, and generating a read access signal and a bus line occupation signal in response to the transmission valid signal input. And a read access generator for outputting the read access signal and the bus line occupying signal in response to an input of a frame end signal.
제1항 또는 제2항에 있어서, 소정 수신기준클럭신호, 수신 인에이블신호, 수신종료신호 및 상기 데이타 버스라인을 통해 송신측으로부터 리드억세스신호를 입력받으며, 상기 입력신호들에 대응하여 제1 및 제2수신클럭, 셀렉트신호, 라이트 억세스신호를 생성출력하는 클럭 및 신호생성부와, 상기 제1클럭신호를 입력받으며, 상기 데이타 버스라인을 통해 입력되는 데이타를 상기 제1클럭신호에 동기하여 래치출력하는 제1데이타래치부와, 상기 제1클럭신호를 입력받으며, 상기 제1데이타 래치로부터 입력되는 데이타를 상기 제1클럭신호에 동기하여 래치출력하는 제1데이타래치부와, 상기 데이타 버스라인을 통해 입력되는 데이타와 상기 제2래치부의 출력데이타를 입력받으며, 상기 셀렉트신호를 입력받아 이에 대응하여 상기 입력데이타를 선택출력하는 데이타 선택부와, 상기 데이타 선택부의 출력데이타를 입력받으며, 상기 제2클럭신호를 클럭 입력받아 이에 동기되어 상기 수신메모리로 상기 입력데이타를 래치출력하는 제3데이타래치부와, 상기 제3데이타래치부의 출력데이타를 입력받아 상기 출력데이타의 프레임 종료를 검색하며, 검색결과에 대응하여 상기 클럭 및 신호생성부로 수신종료신호를 출력하는 수신프레임 종료감시부로 구성함을 특징으로 하는 분산 다중 프로세서 교환기의 프로세서간 통신장치.The method according to claim 1 or 2, wherein a read access signal is input from a transmitting side through a predetermined reception reference clock signal, a reception enable signal, a reception end signal, and the data bus line, and corresponding to the input signals. And a clock and signal generator for generating and outputting a second reception clock, a select signal, and a write access signal, and receiving the first clock signal and synchronizing data input through the data bus line with the first clock signal. A first data latch unit configured to latch output, a first data latch unit configured to receive the first clock signal, and latch data of the data inputted from the first data latch in synchronization with the first clock signal; Receives data input through a line and output data of the second latch unit, and receives the select signal and selects and outputs the input data accordingly. A third data latch unit configured to receive a data selection unit, output data of the data selection unit, receive a clock signal of the second clock signal, and latch output the input data to the receiving memory in synchronization with the second clock signal; And a receiving frame end monitoring unit for receiving the output data of the latch unit and searching for the end of the frame of the output data, and outputting a receiving end signal to the clock and signal generator in response to the search result. Interprocessor communication device.
다중 프로세서간 통신장치에 있어서, 송신 희망하는 데이타를 입력받으며, 소정 리드 억세스신호가 입력되면 상기 데이타를 병렬로 출력하는 송신 메모리와, 상기 송신메모리에 병렬로 연결되어 송신희망하는 데이타를 입력받아 래치 출력하는 데이타 래치부와, 상기데이타래치부의 출력 데이타를 입력받아 상기 출력데이타의 프레임종료를 검색하며, 검색결과에 대응하여 프레임종료신호를 출력하는 프레임종료 감시부와, 상기 송신 기준 클럭과 송신유효신호를 입력받으며, 상기 송신유효신호 입력에 대응하여 리드 억세스신호와 버스라인 점유신호를 생성출력하며, 프레임종료신호 입력에 대응하여 상기 리드 억세스신호 및 버스라인 점유신호의 출력을 중단하는 리드억세스 생성부와, 소정 수신기준클럭신호, 수신 인에이블신호, 수신종료신호 및 상기 데이타 버스라인을 통해 송신측으로부터 리드억세스신호를 입력받으며, 상기 입력신호들에 대응하여 제1 및 제2수신클럭, 셀렉트신호, 라이트 억세스신호를 생성출력하는 클럭 및 신호생성부와, 상기 제1클럭신호를 입력받으며, 상기 데이타 버스라인을 통해 입력되는 데이타를 상기 제1클럭신호에 동기하여 래치출력하는 제1데이타래치부와, 상기 제1클럭신호를 입력받으며, 상기 제1데이타 래치부로부터 입력되는 데이타를 상기 제1클럭신호에 동기하여 래치출력하는 제2데이타래치부와, 상기 데이타 버스라인을 통해 입력되는 제2클럭신호를 클럭입력받아 이에 동기되어 상기 수신메모리로 상기 입력데이타를 래치출력하는 제3데이타래치부의 출력데이타를 입력받아 상기 출력데이타의 프레임 종료를 검색하며, 검색결과에 대응하여 상기 클럭 및 신호생성부로 수신종료신호를 출력하는 수신프레임 종료감시부와, 소정 라이트 억세스신호 입력에 대응하여 병렬로 입력되는 데이타를 저장하는 수신메모리로 구성함을 특징으로 하는 프로세서간 데이타 송수신장치.In a multi-processor communication apparatus, a data to be transmitted is input, and when a predetermined read access signal is input, a transmission memory for outputting the data in parallel and a data to be transmitted in parallel with the transmission memory are received and latched. A frame end monitoring unit for receiving the output data latch unit, the output data of the data latch unit, searching for the end of the frame of the output data, and outputting a frame end signal corresponding to the search result, the transmission reference clock and the transmission validity; Generates a read access to receive a signal, generates and outputs a read access signal and a bus line occupancy signal in response to the transmission valid signal input, and stops output of the read access signal and bus line occupancy signal in response to a frame end signal input. And a predetermined reception reference clock signal, a reception enable signal, and a reception end signal. A clock and signal generator configured to receive a read access signal from a transmitter through the data bus line, and to generate and output first and second receiving clocks, select signals, and write access signals in response to the input signals; A first data latch unit configured to receive a first clock signal and to latch the data input through the data bus line in synchronization with the first clock signal; and to receive the first clock signal and to receive the first data latch unit. A second data latch for latching and outputting data inputted from the first clock signal in synchronization with the first clock signal; and receiving a clock input of the second clock signal inputted through the data bus line and synchronizing the input data to the receiving memory in synchronization with the first clock signal. Receiving the output data of the latch latch output third data latch unit to retrieve the end of the frame of the output data, and in response to the search result Receive frame terminate monitoring unit, and a predetermined write access in response to the input signal data transmitted and received between the devices, it characterized in that the processor configured to receive a memory that stores data that is input in parallel for outputting a reception end signal to Luck and signal generation.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.