Claims (2)
분산 프로세서간 통신 네트워크를 구성하는 분산 노드 교환기에 있어서, 타 노드로부터 전송된 수신데이타 및 수신클럭을 입력받아 신호입력에 응답하는 라이트 신호를 생성출력하며, 상기 수신데이타를 병렬로 변환출력하고, 상기 수신데이타 소정 프레임 단위로 수신되면 각 프레임단위의 수신에 응답하여 수신종료신호를 생성 출력하는 수신정합부와, 상기 라이트 신호를 입력 받으면 이에 응답하여 병렬 입력되는 상기 수신데이타를 저장하며, 데이타 저장상태에 대응하는 상태신호를 출력하는 메모리와, 상기 수신정합부로부터 수신되는 수신 종료신호와 상기 상태신호를 입력받으면 상기 신호입력에 응답하여 송신유효신호를 출력하는 메모리 제어부로 구성함을 특징으로 하는 프로세서간 데이타 수신장치.In a distributed node exchanger constituting a distributed processor-to-processor communication network, a receive signal and a receive clock transmitted from another node are input to generate and output a write signal in response to a signal input, and converts and outputs the received data in parallel. Receive data The receiving matching unit generates and outputs a receiving end signal in response to the reception of each frame unit when received in a predetermined frame unit, and stores the receiving data input in parallel in response to receiving the write signal and stores the data. And a memory for outputting a status signal corresponding to the memory controller, and a memory controller for outputting a transmission valid signal in response to the signal input when the reception end signal received from the reception matching unit and the status signal are received. Liver data receiver.
제1항에 있어서, 상기 수신정합부는, 타노드로부터 전송된 수신클럭에 동기하여 타노드로부터 직렬수신되는 수신데이타를 입력받아 쉬프트 출력하는 제1쉬프트 레지스터와, 상기 수신클럭에 동기하여 상기 제1쉬프트 레지스터로부터 직렬수신되는 수신데이타를 입력받아 쉬프트 출력하는 제2쉬프트 레지스트와, 상기 수신클럭에 동기하여 상기 제2쉬프트 레지스터로부터 직렬수신되는 수신데이타를 입력받아 쉬프트 출력하는 제3쉬프트 레지스터와, 상기 수신클럭에 동기하여 상기 제3쉬프트 레지스터로부터 직렬수신되는 수신데이타를 입력받아 쉬프트 출력하는 제4쉬프트 레지스터와, 상기 수신클럭에 동기하여 상기 제4쉬프트 레지스터로부터 직렬수신되는 수신데이타를 입력받아 쉬프트 출력하는 제5쉬프트 레지스터와, 상기 수신클럭에 동기하여 상기 제1쉬프트 레지스터의 출력중 8비트 단위로 MSB와 LSB를 제외한 6비트씩의 데이타와, 상기 제2쉬프트 레지스터의 출력과, 제3쉬프트 레지스터의 출력중 8비트단위로 LSB를 제외한 7비트씩의 데이타를 입력받아 프레임단위로 수신되는 수신데이타의 어드레스영역을 검색하여수신 데이타의 프레임길이에 대응하는 어드레스 유효신호를 출력하는 어드레스 필드 검색부와, 상기 제3쉬프트 레지스터의 출력중 8비트단위로 MSB와, 상기 제4쉬프트 제지스터의 출력과, 제5쉬프트 레지스터의 출력을 입력받아 수신 데이타 프레임의 플래그 영역과 수신 데이타프레임의 종료를 알리는 아이들을 검색하여 이에 대응하는 감지신호를 출력하는 데이타 플래그 및 아이들 검색부와, 상기 감지신호와 어드레스 유효신호을 입력받으며, 상기 감지신호입력에 대응하여 데이타 래치 클럭을 생성출력하고, 상기 감지신호입력에 대응하여 수신 종료신호를 생성출력하며, 상기 감지신호 및 어드레스 유효신호 입력에 대응하여 라이트 신호를 생성출력하는 신호발생부와, 상기 데이타 래치클럭에 동기하여 상기 제5쉬프트 레지스터로부터 입력되는 수신 데이타를 래치 출력하는 데이타 래치부로 구성함을 특징으로 하는 프로세서간 데이타 수신장치.The receiver of claim 1, wherein the reception matching unit comprises: a first shift register configured to receive and shift output data received serially from another node in synchronization with a reception clock transmitted from another node, and the first clock register in synchronization with the reception clock; A second shift register for receiving and serially receiving reception data serially received from the shift register, a third shift register for receiving and outputting serially received reception data from the second shift register in synchronization with the reception clock; A fourth shift register configured to receive and shift out received data serially received from the third shift register in synchronization with a receive clock; and a shift output to receive received data serially received from the fourth shift register in synchronization with the received clock; The fifth shift register to be synchronized with the reception clock 6-bit data except for MSB and LSB in 8-bit units of the output of the first shift register, 7-bit data except for LSB in 8-bit units of the output of the second shift register and the output of the third shift register. An address field retrieval unit for receiving the data of the received data and searching the address area of the received data in frame units, and outputting an address valid signal corresponding to the frame length of the received data, in 8-bit units of the output of the third shift register. Data flag for searching the flag area of the received data frame and the end of the received data frame by receiving the MSB, the output of the fourth shift register and the output of the fifth shift register, and outputting a detection signal corresponding thereto. And an idle searching unit, receiving the detection signal and the address valid signal, and corresponding to the detection signal input. A signal generator which generates and outputs a data latch clock, generates and outputs a reception end signal in response to the sensing signal input, and generates and outputs a write signal in response to the sensing signal and address valid signal input; And a data latch unit for latching and outputting received data input from the fifth shift register in synchronization.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.