KR950022089A

KR950022089A - 동기신호 검출회로

Info

Publication number: KR950022089A
Application number: KR1019930029013A
Authority: KR
Inventors: 이병렬
Original assignee: 이헌조; 엘지전자 주식회사
Priority date: 1993-12-22
Filing date: 1993-12-22
Publication date: 1995-07-26

Abstract

본 발명은 MD나 CD ROM의 동기신호(Sync)를 검출하는 동기신호 검출회로에 관한 것으로서, 특히 2바이트 단위의 데이타의 반복성을 이용해서 동기신호를 검출하여 회로 구성을 간소화할 수 있도록 한 것이다.

종래의 동기 신호 검출회로는, 동기신호 데이타(OOFF FFFF FFFF FFFF FFFF FFOO)를 각 바이트별로 버퍼(1)에서 클록(CLK)에 따라 한번에 저장하고, 이 저장된 데이타를 게이트회로(2)에서 디코드하여 동기신호(Sync)를 검출하게 되므로, 모든 데이타를 한번에 저장하기 때문에 필요로 하는 버퍼의 수가 12개 소요되고, 또한 이들 각 버퍼(1)의 출력을 디코드하기위한 게이트 회로(2)가 필요하여 회로 구성이 복잡해지고, 간소화하기 어려운 문제점이 있다.

본 발명은 입력 데이타(DI(15:0))를 2바이트 단위로 저장하는 입력 버퍼부(3)와, 상기 입력 버퍼부(3)에서 2바이트 단위로 출력되는 데이타를 디코드하는 제1디코드부(4)와, 상기 제1디코드부(4)의 디코드 결과를 이용해서 이후에 연속입력되는 동기신호 데이타를 디코드하는 제2디코드부(5)로 구성되며, 입력되는 동기신호 데이타의 반복성을 이용해서 2바이트 단위로 동기신호 데이타를 저장하고, 이를 순차 쉬프트 저장하면서 디코드하여 동기신호를 검출함으로써, 동기신호 검출회로의 구성을 간소화할 수 있도록 한 동기신호 검출회로이며, MD, CD ROM에 적용한다.

Description

동기신호 검출회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명의 동기신호 검출회로의 회로도.

Claims

입력 데이타(DI(15:0))를 2바이트 단위로 저장하는 입력 버퍼부(3)와, 상기 입력 버퍼부(3)에서 2바이트단위로 출력되는 데이타를 디코드하는 제1디코드부(4)와, 상기 제1디코드부(4)의 디코드 결과를 이용해서 이후에 연속 입력되는 동기신호 데이타를 디코드하는 제2디코드부(5)로 구성된 것을 특징으로 하는 동기신호 검출회로.
제1항에 있어서, 상기 입력 버퍼부(3)는, 클록(CLK)에 따라 입력 데이타의 하위1바이트를 저장하는 제1버퍼(6)와, 입력 데이타의 상위 1바이트를 저장하는 제2버퍼(7)와, 입력 데이타의 하위 1바이트를 저정하는 제3버퍼(8)와, 입력 데이타의 상위 1바이트를 저정하는 제4버퍼(9)로 구성되고, 상기 제1디코드부(4)는, 상기 제1버퍼(6)의 출력을 논리합하는 오아 게이트(10)와, 상기 제2버퍼(7)의 출력을 논리곱하는 낸드 게이트(11)와, 상기 제3버퍼(8)의 출력을 논리곱하는 낸드 게이트(12)와, 상기 제4버퍼(9)의 출력을 논리곱하는 오아 게이트(13)와, 상기 오아 게이트(10)의 출력 및 낸드 게이트(11)의 출력을 논리합하는 노아 게이트(14)와, 상기 낸드 게이트(11)(12)의 출력을 논리합하는 노아 게이트(15)와, 상기 낸드 게이트(12)및 오아 게이트(13)의 출력을 논리합하는 노아 게이트(16)로 구성되고, 상기 제2디코드부(5)는, 상기 노아 게이트(14)의 출력을 반전된 클록에 따라 래치하는 제1래치(17)와, 상기 제1래치(17)의 출력과 상기 노아 게이트(15)의 출력을 논리곱하는 앤드 게이트(23)와, 상기 앤드 게이트(23)의 출력을 반전된 클록에 다라 래치하는 제2래치(18)와, 상기 제2래치(18)의 출력과 상기 노아 게이트(15)의 출력을 논리곱하는 앤드 게이트(24)와, 상기 앤드 게이트(24)의 출력을 반전된 클록에 따라 래치하는 제3래치(19)와, 상기 제3래치(19)의 출력과 상기 노아 게이트(15)의 출력을 논리곱하는 앤드 게이트(25)와, 상기 앤드 게이트(25)의 출력을 반전된 클록에 따라 래치하나는 제4래치(20)와, 상기 제4래치(20)의 출력과 상기 노아게이트(15)의 출력을 논리곱하는 앤드 게이트(26)와, 상기 앤드 게이트(26)의 출력을 반전된 클록에 따라 래치하는 제5래치(21)와, 상기 제5래치(21)의 출력과 상기 노아 게이트(16)의 출력을 논리곱하는 앤드 게이트(27)와, 상기 앤드 게이트(27)의 출력을 반전된 클록에 따라 래치하여 동기신호(Sync)를 출력하는 제6래치(22)로 구성된 것을 특징으로 하는 동기신호 검출회로.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.