KR950021607A - 미세한 도전라인을 갖는 반도체 장치와 미세 도전라인 형성방법 및 이를 사용한 반도체 장치 제조방법 - Google Patents

미세한 도전라인을 갖는 반도체 장치와 미세 도전라인 형성방법 및 이를 사용한 반도체 장치 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치에 사용되는 라인을 미세한 폭으로 형성하는 방법과 이 방법을 사용한 반도체 기억장치를 제조하는 공정 및 이 방법으로 형성된 반도체 기억장치에 관한 것으로, 특히 미세선폭의 라인을 형성함에 있어서 기존의 스텝퍼가 갖는 폭한계보다 그 미만으로 상기 스텝터를 사용하여 형성할 수 있는 공정으로, 활성영역이 마련된 반도체 기판에 절연층을 형성하여 라인이 형성되는 위치에 측벽을 갖도로 상기 절연층을 패터닝하는 단계; 상기 패터닝된 절연층 측벽에 스페이서를 형성하도록 도전층을 전면에 형성하고 에치백하여 도전성 측벽 스페이서를 형성하는 단계; 상기 스페이서에 연한 상기 절연층을 에칭하여 제거하는 단계로 구성되어 상기 측벽 스페이서의 폭만큼의 미세한 도전라인이 형성되며, 상기 도전라인을 게이트전극으로 하여 형성하고 소오스 드레인 영역을 형성하여 미세소자를 구성하여 또한 이 소자에 연결되는 캐패시터를 구성시켜 반도체 기억장치를 형성한다.

Description

미세한 도전라인을 갖는 반도체장치와 미세 도전라인 형성방법 및 이를 사용한 반도체 장치 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 공정에 의해 형성된 반도체 기억장치의 메모리 셀 단면도,
제3도(a)내지 (d)는 본 발명에 따른 미세 도전라인 형성공정을 사용한 반도체 기억장치의 제조공정을 나타낸 공정도이다.

Claims (10)

  1. 활성영역이 마련된 반도체 기판에 절연층을 형성하고 패터닝하여 도전라인이 형성되는 위치에 측벽을 형성할 수 있도록 절연층 패턴을 형성하는 단계; 상기 절연층패턴의 측벽에 스페이서가 형성되도록 도전층을 전면에 형성하고 에치백하여 도전성 측벽 스페이서를 형성하는 단계; 상기 스페이서에 연한 상기 절연층을 에칭하여 제거하는 단계를 포함하는 반도체 게이트라인 형성방법.
  2. 제1항에 있어서, 상기 기판에 형성되는 절연층은 고온저압 화학기상증착법으로 형성되는 것을 특징으로 하는 반도체 게이트라인 형성방법.
  3. 제1항에 있어서, 상기 스페이서 폭은 0.5㎛이하로 형성되는 것을 특징으로 하는 반도체 게이트라인 형성방법.
  4. 활성영역이 마련된 반도체 기판에 제1의 절연층을 형성하여 소자가 형성되는 위치에서 측벽을 갖도록 제1의 절연층 패턴을 형성하는 단계; 기판 전면에 제2의 절연층으로서 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 측벽에 스페이서 형태의 게이트 전극을 형성하는 단계; 상기 제1절연층과 이 절연층을 포위하는 상기 게이트 절연층을 에칭하여 제거하는 단계; 상기 스페이서형 게이트 전극을 마스크로 기판에 이온 주입하여 소오스 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제4항에 있어서, 상기 스페이서형 게이트 전극을 마스크로 저농도 이온 주입하는 공정과, 게이트 전극측벽에 측벽산화층을 형성하여 고농도 이온주입을 하는 단계를 또한 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제4항에 있어서, 상기 기판에 형성되는 제1절연층은 고온 저압 화학기상증착법으로 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제1항에 있어서, 상기 게이트 전극의 길이는 0.5㎛이하로 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제4항에 있어서, 상기 제1절연층의 패터닝은 도전라인이 형성되는 위치에 측벽을 갖도록 형성하는 단계를 더욱 포함하고, 상기 형성된 소오스에 접촉창을 형성하고 이 위에 캐패시터 저장전극, 유전층, 플레이트전극을 갖는 캐패시터를 형성하는 단계를 또한 포함하여 반도체 메모리 셀을 형성함을 특징으로 하는 반도체 장치 제조방법.
  9. 게이트 길이와 폭을 갖는 게이트 전극의 폭방향 일측벽은 기판에 대해 수직하여 있고 이에 대응하는 또다른 폭방향 측면은 라운드된 형상을 취한 게이트 전극과, 상기 측벽상에 형성된 절연 스페이서와 저농도 및 고농도를 갖는 소오스 드레인으로 구성된 MOS트랜지스터와, 상기 소오스는 접촉창을 통해 연결된 캐패시터로 구성되어 메모리 셀을 이루는 것을 특징으로 하는 반도체 장치.
  10. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930026229A 1993-12-02 1993-12-02 미세한 도전라인을 갖는 반도체 장치와 미세 도전라인 형성방법 및 이를 사용한 반도체 장치 제조방법 KR950021607A (ko)

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