KR950021121A - 캐패시터의 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 전하저장전극용 제1,2 및 3 폴리실리콘으로 전하저장전극을 형성하되, 제1폴리실리콘은 전하저장 전극 콘택부위에 접속되며, 상기 제1폴리실리콘 측단부 상단에 수직 기등 형태의 제3풀리실리콘이 접속되며, 상기 제3 폴리실리콘 외측벽에 제2폴리실리콘이 핀 형태로 접속되어 전하저장 전극을 구성함으로써, 제한된 면적하에서 유효표면적을 증대시킬 수 있는 수직구조 캐패시터의 전하저장 전극을 형성하는 방법에 관해 기술된다.

Description

캐패시터의 전하저장전극 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1a도 내지 제1d도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 도시한 단면도.

Claims (4)

1. 유효 표면적을 증대시키기 위한 캐패시터의 전하저장전극 형성방법에 있어서, 실리콘 기판(1)상에 필드산화막(2), 게이트 산화막(3), 게이트 전극(4), 절연막(5), 불순물 이온주입영역(6) 및 스페이서 산화막(7)을 순차적으로 형성하여 트랜지스터를 구성하고, 전체구조 상부에 질화막(8)을 증착한 후, 사진식각법으로 소정부위의 질화막(8)을 제거하는 단계와, 상기 단계로부터 전체구조 상부에 전하저장전극용 제1 폴리실리콘막(9), 절연용 산화막(10) 및 전하저장전극용 제2 폴리실리콘막(11)을 순차적으로 형성한 다음, 전하저장전극 마스크보다 작은 크기의 소정의 마스크를 이용하여 전하저장전극 영역 내부의 제2 폴리실리콘막(11) 및 절연용 산화막(11)을 제거하여 상기 제1 폴리실리콘막(9)을 소정부위 노출시키고, 전체구조 상부에 전하저장 전극용 제3 폴리실리콘막(12)을 두껍게 형성하고, 상기 제3 폴리실리콘막(12) 상부의 소정부위에 소정패턴의 제1 감광막(13)을 형성하는 단계와, 상기 단계로부터 상기 패턴화된 제1 감광막(13)을 이용한 건식식각 공정으로 제2 폴리실리콘막(11) 및 제1 폴리실리콘막(9)이 노출될때까지 제3 폴리실리콘막(12)을 과소 식각하여 수직 기둥형태로 되게한 다음, 상기 패턴화된 제1 감광막(13)을 제거하고, 전체구조 상부에 전하저장전극 마스크를 사용한 노광 및 현상공정으로 소정패턴의 제2 감광막(14)을 형성하는 단계와, 상기 단계로부터 상기 패턴화된 제2 감광막(14)을 이용한 건식식각공정으로 질화된(8)이 노출될때까지 식각한 다음, 상기 패턴화된 제2 감광막(14)을 제거하고, 이후 소정의 습식식각으로 절연용 산화막(10)을 완전히 제거하여, 제1 내지 3 폴리실리콘막(9,11,12)으로 된 수직구조의 전하저장전극을 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
2. 제1항에 있어서, 상기 전하저장전극용 제1 내지 3 폴리실리콘막(9,11,12)은 각 형성공정시에 불순물을 도핑하거나, 최종 공정인 절연용 산화막(10) 습식식각공정후에 불순물을 도핑하는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
3. 제1항에 있어서, 상기 제1 감광막(13)패턴은 절연용 산화막(10) 및 제2 폴리실리콘막(11)의 식각된 면을 중심으로 하여 형성되는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
4. 제1항에 있어서, 상기 패턴화된 제1 감광막(13)을 제거하는 공정을 실시하지 않고 제1 감광막(13)을 포함한 상부에 제2 감광막(14)을 도포하는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.