KR950012192B1 - 콤브 필터와 회전제어장치 - Google Patents

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    • G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
    • G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
    • H02P23/18—Controlling the angular speed together with angular position or phase
    • H02P23/186—Controlling the angular speed together with angular position or phase of one shaft by controlling the prime mover

Abstract

내용 없음.

Description

콤브 필터와 회전제어장치
제1도는 종래 기술의 회전제어장치를 나타낸 상세 구성도.
제2도는 종래 기술의 회전제어장치에 따른 속도에러 검출도.
제3도는 종래 기술의 디지탈 콤브 필터의 각부 파형도.
제4도는 종래 기술의 디지털 콤브 필터의 전체 구성도.
제5도는 상기 제4도의 등가회로도.
제6도는 제4도의 주파수 특성도.
제7도는 본 발명의 일실시예인 콤브 필터 구성도.
제8도는 상기 제7도에 대한 동가회로도.
제9도는 제7도의 주파수 특성도.
제10도는 상기 제7도의 각부 파형도.
제11도는 상기 제7에 대한 적용 구성도.
제12도는 본 발명의 다른 실시예인 회전제어장치의 구성도.
제13도는 제12도의 각부 파형도.
제14도는 FG펄스가 12개일 때 속도제어를 수행하는 흐름도.
제15도는 상기 제14도에 따른 위상검출 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 드럼 2 : 착자기
3 : 회전검출기 4 : 회전속도에러검출부
4a : 제어신호발생기 4b : 카운터
5 : 미분기 6 : 멀티플렉서
7 : 콤브 필터 8 : 덧셈기
9 : 멀티플렉서 10 : D/A 변환기
11 : 모터구동부 12 : 모터
13 : PG 검출부 14 : 위상오차검출부
14a : 제어신호발생기 14b : 카운터
15 : 멀티플렉서 17 : 적분기
18 : 콤브 필터 19 : 위상기준발생부
71 : 입력단 72 : 뺄셈기
73 : 저역필터 73a : 뺄샘기
73b : 덧셈기 73c : 리미터
73d : 지연기 73e : 멀티플렉서
73f : 보정부 78 : 저역필터
78d : 지연기 79 : 스위치
80 : 스위치 81 : 평균치 검출부
82 : 덧셈기 81a : 덧셈기
81b : 멀티플랙서
본 발명은 VCR의 서보(Servo)계에 있어서, 특히 드럼 모터의 부하 변동이나 기동시의 회전 변동을 억제하는 회전제어장치와 서보 제어상 주파수 발생의 착자오차로 인한 영향을 줄이기 위한 콤브 펄터(Comb Filter)에 관한 것이다.
일반적으로 VCR의 서보계에 있어서 드럼 서보계는 화면상의 지터(jitter)에 주는 영향력이 크기 때문에 서보제어상 외란(distortion)이 되는 요소들을 최소화하기 위한 시도가 있으며 특히 소보제어방식이 하드웨어에서 소프트웨어에 의한 서보제어로 바뀌면서 외란을 발생시키는 요소를 최소화 하려는 노력이 가속화 되고 있다.
이러한 노력의 일환으로 일본 소니사는 주파수 발생의 착자 오차를 줄이기 위한 콤브 필터를 제안하였는바(S 특허 4,804,894) 첨부된 도면을 참조하여 소니사가 제안한 종래 기술의 회전제어장치와 콤브 필터를 설명하면 다음과 같다.
소니사가 제안한 회전제어장치는 제1도에 나타난 바와 같이 드럼(1)이 회전하면 FG 펄스가 발생되도록 자기 N/S극이 착지된 착자기(2)에 의해 드럼(1)이 1회전할 때마다 6개의 FG 펄스가 발생되도록 한다.
6개의 FG 펄스는 회전검출기(3)에 의해 검출되어 회전속도에러검출부(4)의 구성요소인 제어신호발생기(4a)에서 파형 정형되고 속도에러카운터(4b)에 인가되는데 상기 속도에러카운터(4b)는 제어신호발생기(4a)의 제어하에 FG 펄스에 라이징 에지(rising edge)에서부터 카운트하여 폴링 에지(falling edge)까지 카운트값을 디지탈로 변환하여 출력한다.
즉, 제2도에 나타난 바와 같이 6개의 FG 펄스(제2a도)가 속도제어카운터(4b)에 차례로 인가되면 상기 속도에러카운터(4b)는 첫 번째 FG 펄스의 하이 시간을(제2a도) 카운트하여 카운트값(N1)을 (제2b도) 디지털 데이터(D1)로 변환하여 출력하고 두번째 FG 펄스의 하이시간을 카운트하여 카운트값(N2)을 (제2도(b)) 디지탈데이타(D2)로 변환하여 출력하는 방식으로 드럼 1회전에 대하여 6개의 데이터 데이터(D1내지 D6)가 생성되도록 한다(제3a도).
이때, 드럼(1) 1회전당 발생되는 6개의 FG 펄스 각각의 카운트값(N1내지 N6)이 모두 같다면(N1=N2=N3=N4=N5=N6) 검출상의 에러가 없지만 상기 회전검출기(3)와 자기 N/S극의 착자상 오차에 의해 6개의 FG 펄스 각각의 카운트 값(N1내지 N6)은 같지 않게 된다(N1≠N2≠N3≠N4≠N5≠N6).
또한 드럼(1) 1회전시마다 6개의 FG 펄스가 발생하므로 먼저 실행된 드럼(1) 1회전에 의해 발생되는 6개의 FG 펄스 각각의 카운트 값(N1내지 N6)과 그 다음 실행된 드럼(1) 1회전에 의해 발생되는 6개의 FG 펄스 각각의 카운트 값(N7내지 N12)는 서로 일대일 대응으로 착자상 듀티(duty)가 같게 된다.
즉, N1=N7, N2=N8, N3=N9, N4=N10, N5=N11, N6=N12가 되는 것이다. 따라서 FG 편차를 누적하여 입력되는 FG 펄스를 보정하면 FG 검출상의 오차를 제거하고 속도에러를 구할 수 있다.
상기 속도에러카운터(4b)에서 출력한 속도에러디지탈데이타(D1내지 D6)는 미분기(5)에 의해 각 가속도 에러 데이터로 변환되고 멀티플렉서(multiplexer) (6)에 의해 DC 성분이 제거된 교류 성분만으로 Ko배 된 후 회전검출오차를 줄이기 위한 디지털 콤브 필터(7)를 경유하여 덧셈기(8)에 입력되는 한편 멀티플렉서(9)에 곧바로 입력되어 K1배 된 후 덧셈기(8)에 입력된다.
덧셈기(8)에 의해 디지털 콤브 필터(7)의 출력 데이터와 멀티플렉서(9)의 출력데이타는 합해지고 D/A(Digital/ Analong) 변환부(10)에 의해 아날로그 신호로 변환된 후 모터구동부(11)에 인가되어 모터(12)의 회전속도를 제어하게 된다.
이때, 상기 디지털 콤브 필터(7)에 입력되는 속도에러데이타(제3a도 : D1내지 D6)는 제4도에 나타난 바와 같이 입력단(71)을 지나 곧바로 뺄셈기 (72)에 전송되는 한편 저역필터(73 내지 78)로 인가된다.
속도에러데이타(D1내지 D6)가 저역필터(73 내지 78)에 인가되는 방식은 스위치(79)가 속도에러데이타(D1)는 저역필터(73)로, 속도에러데이타(D2)는 저역필터(74)로 입력되도록 동작하여 6개의 FG 펄스에 의해 발생되는 속도에러 데이터(D1내지 D6)가 저역필터(73 내지 78)에 각각 일대일로 입력되도록 한다.
상기 저역필터(73 내지 78)은 모두 같은 구조로 이루어져 있으며 그에 대해 설명하면 뺄셈기(73a), 덧셈기(73b), 상기 덧셈기(73b)의 출력데이타의 다이나믹(dynamic) 영역을 제한하는 리미터(limiter) (73c), 현재 인가되는 데이터를 드럼(1) 1회전 시간 동안 지연시켰다가 출력하는 지연기(73d), 지연기(73d)의 출력데이타에 상수 k를 곱한 후 출력하는 멀티플렉서(73e), 상기 멀티플렉서(73e)의 출력데이타에 대한 소수점 이하를 보정하여 출력하는 보정부(73f)로 구성된다.
그리고 상기 지연기(73d)의 출력데이타(Da)는 (제3b도) 상기 덧셈기(73b)에 피드백(feed back) 되어 입력되고, 상긱보정부(73f)의 출력데이타(Dg는 (제3c도) 상기 뺄셈기(73a)에 피드백되어 입력된다.
결국 상기 뺄셈기(73a)에 속도에러데이타(D1)가 입력되면 상기 뺄셈기(73a)에서 속도에러데이타(D1)와 상기 보정부(73f)의 출력데이타(Dg)와의 편차(D1-Dg)를 구하고 상기 덧셈기(73b)에서 지연기(73d)는 출력데이타(Da)를 합산하여 리미터(73c)에 인가된 후 다시 지연기(73d)에 의해 지연되어 출력되기 때문에 지연기(73d)의 출력은 속도에러데이타(D1)의 평균치가 된다.
상기 보정부(73f)의 출력데이타(Db)는 스위치(80)에 의해 상기 뺄셈기(72)에 전송되어 상기 뺄셈기(72)에서는 입력단(71)의 속도에러데이타와 보정부(73f)의 출력데이타(Dg)의 차(Dh)를 검출하여 출력한다.
제4도의 디지털 콤브 필터(7)에 대하여 디지털 영역에서 도시한 등가회로는 제5도에 나타나 있으며 제5도의 디지털 콤브 필터(7)에 대하여 전달함수(T)를 구하면
이 되고, 이에 대한 전달 특성은 제6도에 나타나 있다.
즉, NTSC 방식의 드럼은 30회전함으로써 회전 성분에 해당하는 주파수 및 그의 배수(60HZ,90HZ…)는 차단되는 특성을 가지게 되지만 디지털 콤브 필터(7)의 특성상 저역이득이 저하하는 특성을 갖게 된다.
제(1)식에서의 K가 1에 가까와질수록 지연부(73d)에 누적량이 빨리 누적됨으로 디지털 콤브필터(7)의 학습 시간이 단축되기 때문에 저역이득을 보정하기 위해 K를 낮추면 디지털 콤브 필터(7)의 학습 시간이 길어지고 디지털 콤브 필터(7)의 학습시간을 짧게하면 저역 이득 열희의 문제점이 발생하였다.
상기 문제점을 해결하기 위하여 소니사는 상기 디지탈 콤브 필터(7)를 속도에러카운터(4b)의 미분기(5)와 멀티플렉서(9)사이에 위치시키지 못하고 멀티플렉서(6) 다음에 배치하였다(제1도).
그러나 상기 디지탈 콤브 필터(7)가 제1도와 같이 배치되면 FG 주기의 검출오차(D1내지 D6)가 멀티플렉서(8)와 덧셈기(9)와 D/A 변환부(10) 및 모터구동부(11)를 경유하게 되어 결국 모터(12)에 영향을 주게되는 문제점이 발생하였다.
또한, 제1도에 나타난 바와 같이 위상제어 루프(loop)의 제어 구성은 모터(12)의 회전에 따라서 회전하는 드럼(1)의 회전시 발생되는 PG(Pulse Generation) 파형을 검출하는 PG 검출부(13), 제어신호발생기(14a)와 위상에러카운터(14B)로 구성되어 PG 파형 및 수직동기신호에 의하여 위상오차를 검출하는 위상오차검출부(14), 멀티플렉서(15, 16), 적분기(17)가 더 부가되어 구성되는데 위상제어는 상기 드럼(1)의 1회전당 1회만 실시하여서 콤브 필터(7)와 같은 필터가 필요없지만 위상제어를 FG에 의하여 수행할 때는 제1식과 같은 콤브 필터(7)의 저역 이득 감쇠특성에 의해 사용이 불가능하게 되는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 학습 시간의 단축에도 불구하고 저역이득에 영향을 주지 않도록 하여 서보계의 고성능화를 실현한 콤브필터와 콤브필터를 위상제어계까지도 적용한 회전제어장치를 제공함에 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제7도는 본 발명의 콤브 필터(18)를 나타낸 상세 구성도로써, 상기 저역필터(73 내지 78) 각각의 지연부(73d, 74d, 75d, 76d, 77d, 78d)에서 출력한 속도에러데이타(D1, D2, D3, D4, D5, D6)의 평균값(Da, Db, Dc, Dd, De, Df) 전체에 대한 평균치를 검출하는 평균치 검출부(81), 상기 뺄셈기 (72)의 출력데이타의 상기 평균치 검출부(81)의 출력데이터를 합산하여 출력하는 덧셈기(82)를 더 부가하여 구성한다.
이때 상기 평균치 검출부(81a)는 상기 평균값(Da, Db, Dc, Dd, De, Df)을 합산하는 덧셈기(81a), 상기 덧셈기(82a)의 출력을 상기 저역필터(73 내지 78)의 갯수(6개)로 나누고 상기 멀티플렉서(73e)의 곱셈상수인 K를 곱하여 출력하는 멀티플렉서(81b)로 구성된다.
상기 본 발명의 콤브 필터(18)에 대한 디지털 영역에서의 등가회로도는 제8에 나타나 있으며 제8도에 의해 본 발명의 콤브 필터(18)에 대한 전달함수는
이다.
제(2)식인 본 발명의 콤브 필터(18)의 전달함수의 주파수 특성은 제9도에 나타나 있으며 제9도에서 알 수 있듯이 저역이득의 저하가 없음을 알 수 있다.
이러한 주파수 특성은 파형상으로 보면 제10도와 같이 나타난다.
제10도는 원점을 2가지 도시하였는바 정상상태의 원점(ψ)과 일정한 에러(ψ'), 즉 정상상태의 원점(ψ)에서 일정한 갭(gap) (ψ와 ψ'의 원점갭)만큼 원점이 쉬프트(shift) 되었을 경우로써 입력에 DC 성분이 있는 경우이다.
상기 본 발명의 콤브필터(18)에 대한 동작은 다음과 같다.
상기 지연기(73d 내지 78d) 각각의 출력데이타(Da, Db, Dc, Dd, De, Df)인 속도에러데이타(D1, D2, D3, D4, D5, D6) 각각의 평균값(제10b, c, d, e, f, g도) 원점이 정상 상태 원점(ψ)일 경우 상기 저역필터(73)의 출력데이터(Dg)부터 저역필터(78)의 출력데이터(Dg)까지 상기 스위치(80)의 제어에 의해 순차적으로 상기 뺄셈기(72)에 입력되어 상기 입력단(71)의 속도에러데이터와 차를 연산한 후 상기 덧셈기(82)로 입력된 다(제10h도).
이때, 상기 지연부(73d 내지 78d)의 출력데이터(Da, Db, Dc, Dd, De, Df)는 상기 덧셈기(81a)에서 모두 합해진 뒤 상기 멀티플렉서(81b)에서 K/6기 곱해져(제10도(i)) 상기 덧셈기(82)에 인가된다.
따라서 덧셈기(82)에서 상기 뺄셈기(72)의 출력데이터와 상기 멀티플렉서(81b)의 출력데이터를 합산하여 출력하게 된다(제10j도).
원점이 쉬프트 되었을 때(ψ')는 상기 정상 상태에서 원점(ψ')일 경우와 동일한 동작을 수행하나 상기 뺄셈기(72)에서 DC 성분이 포함되지 않는 값을 출력하게 된다(제10h도).
즉, 상기 뺄셈기(72)에서의 출력은 종래 기술과 같으나 상기 지연기(73d 내지 78d)의 평균 출력인 멀티플렉서(81b)의 출력과 뺄셈기(72)의 출력이 덧셈기(82)에서 합산되어 출력되므로 DC의 저하를 막게되므로 본 발명의 콤브 필터(18)를 속도에러카운터(4)와 미분기(5) 및 멀티플렉서(9) 사이에 배치하여도 문제가 발생되지 않게 된다(제11도).
제12도는 본 발명의 회전제어장치를 나타낸 실시예로써 상기 제1도에서 디지탈 콤브 필터(7)를 제거하고 상기 속도에러카운터(4b)와 미분기(4)와 멀티플렉서(9)사이와, 위상오차검출부(14)와 적분기(17)와 멀티플렉스(15)사이에 제7도에 나타난 본 발명의 콤브 필터(18)를 각각 설치하고, 상기제어신호발생기(14a)에서 PG 신호와 비디오 신호의 수직동기신호(Vp)를 상기 위상에러카운터(14b)를 래치(latch)하기 위한 위상기준신호(PR)와 최대 및 최소 에러데이터 출력제어신호(Pc, Pj)를 상기 위상에러카운터(14b)에 입력하는 위상기준발생부(19)를 더 구비하여 구성한다.
상기와 같이 구성된 본 발명의 회전제어장치에 대한 동작을 위상계를 중심으로 설명하면 다음과 같다.
상기 PG 검출부(13)에서 모터(12)의 회전에 따라서 회전하는 드럼(1)의 회전시 발생되는 PG 파형을 검출하여 제어신호발생기(14a)에 전손하면 제어신호발생기(14a)에서는 PG 신호(제13b도)와 비디오 신호의 수직동기 신호(Vp, 제13c도)를 만들어 상기 위상기준발생부(19)에 전송한다.
위상기준발생부(19)에서는 PG 신호와 수직동기신호(Vp)를 수신하여 상기 위상에러카운터(14b)를 래치하기 위한 위상기준신호(PR)를 상기 위상에러카운터(14b)에 인가하는 한편 PG 신호와 수직동기신호(Vp)의 타이밍(timing)을 측정해서 최대 및 최소 에러데이타 출력제어신호(Pc, Pj)를 (제13도 (e) (f)) 상기 위상에러카운터(14b)에 입력시킨다.
즉 위상기준발생부(19)에 PG 신호가 인가되면 위상기준발생부(19)의 내부의 위상영역관측용 카운터(도면에 도시하지 않았음)가 리셋(reset)되고 위상영역관측용 카운터의 카운트값을 외부의 클럭펄스(CK)에따라 증가시키며(제13도 (d)) 수직동기신호(Vp)가 인가되면 위상기준신호(PRψ')와 (제13도 (h)) 함께 위상영역관측용 카운터의 카운트값을 대치한다.
위상영역관측용 카운터의 카운트값이 제13d도에 나타난 바와 같이 TP1과 TP2사이에 있을 때는 최대 및 최소 에러 데이터 출력제어신호(제13도(e)(f))는 ψ이고, 위상영역관측영 카운터의 래치된 값이 TP2를 초과하면 최소 에러 데이타 출력제어신호(Pi)를 발생시켜며, 위상영역관측용 카운터의 래치된 값이 TP1이하이면 최대 에러 데이터 출력제어신호(Pm)를 발생시키며 위상영역관측용 카운터의 래치된 값이 TP1과 TP2사이에 있으면 FG 펄스(제13a도)마다 위상제어를 실행한다.
최소 에러 데이터 출력제어신호(Pi)가 하이(high) 상태이면 위상기준신호(PR)에 의하여 위상에러카운터(14b)의 출력은 제13g도의 P8이 아니라 카운트 최소치인 P8a가 되고, 최대한 에러 데이터 출력제어신호(Pm)가 하이이면 제13g도의 P8이 출력되지 않고 카운트 최대치인 P8b가 출력된다.
최대 및 최소 에러 데이터 출력제어신호(Pm, P1)가 모두 ψ'이면 위상기준신호(PR)의 입력에 따라 카운트값(P1, P2…)이 검출위상값(DP)로 출력된다.
출력된 검출위상값(DP)은 본 발명의 콤브 필터(18)을 통과하여 멀티플렉서(15)에서 K2의 상수와 곱하여지는 한편, 적분기(17)에도 인가되어 적분된 후 멀티플렉서(16)에서 K3와 곱하여져 상기 덧셈기(8)에서 속도에러 데이타와 합산된 후 D/A변환부(10)를 거쳐 모터구동부(11)에 인가되어 모터(12)의 회전속도와 위상을 제어한다. 제14도는 모터(12)의 1회전시 PG 검출부(13)에서 PG 펄스 1개가 검출되고(제15b도) 회로 검출기(2)에서 12개의 FG 펄스가(제15a도) 검출때의 상기 콤브 필터(18)의 제어흐름도로써 그에 대한 설명은 다음과 같다.
현재 입력되는 데이터가 PG 펄스이면(100) FG 펄스의 카운트값을 리셋시킨 뒤(101) FG 펄스를 카운트하고(102) PG 펄스가 아니면 곧바로 FG 펄스를 카운트한 후(102) (제15d도) 카운트값이 짝수인지 홀수인지를 검색한다(103).
홀수이면를 연산한후 리턴(return)하고 짝수이면수식을 연산한 후(103) (제15f도) T=T1+T2실행하며(106) 기타 서보상수를 연산한 뒤 D/A 변환부(10)로 출력한다(107).
상기한 바와 같이 본 발명은 저역이득과 학습시간과의 관계를 개선하여 학습시간의 단축시 저역이득에 영향을 주지않으며 위상제어계쪽도 콤브 필터를 사용할 수 있게 되어 고성능으로 속도 및 위상을 제어할 수 있는 효과가 있다.

Claims (22)

  1. 회전체의 1회전당 발생되는 다수개의 속도에러데이타 각각이 일대일 대응으로 입력되는 다수개의 저역필터(73 내지 78), 다수개의 속도에러데이타 각각이 다수개의 저역필터(73 내지 78)에 일대일 대응으로 입력되도록 제어하는 제1스위치(79), 상기 다수개의 저역필터(73 내지 78)의 출력데이타를 순차적으로 전송하기 위한 제2스위치(80), 현재인가되는 속도에러데이타와 상기 저역필터(73 내지 78)의 출력데이타와의 차연산을 실행하는 뺄셈기(72), 다수개의 속도에러데이타 각각의 평균값에 대한 전체 평균치를 산출하는 평균치 검출부(81), 상기 뺄셈기(72)의 출력데이타와 평균치 검출부(81)의 출력데이타의 합연산을 실행하는 덧셈기(82)로 구성함을 특징으로 하는 콤프 필터.
  2. 제1항에 있어서, 상기다수개의 저역필너(73 내지 78) 각각은, 회전체의 1회전당 발생되는 다수개의 속도에러데이타중 1개의 속도에러데이타만을 수신하는 뺄셈기(73a), 덧셈기(73b), 상기 덧셈기(73b)의 출력데이타에 대하여 다이나믹영역을 제안하는 리미터(73c) 입력되는 속도에러데이타를 드럼(1)의 1회전시간동안 지연시킨 후 상기 덧셈기(73b)로 피드백시킴으로써 입력되는 속도에러데이타에 대한 평균값을 출력하는 지연기(73d), 상기 지연기(73d)에서 출력되는 속도에러데이타에 대한 평균값에 상수를 곱한 후 출력하는 멀티플렉서(73e), 상기 멀티플렉서(73e)의 출력데이타에 대한 소수점 이하를 보정하여 상기 스위치(80)와 뺄셈기(73a)로 전송하는 보정부(73f)로 구성됨을 특징으로 하는 콤브필터.
  3. 제1항에 있어서, 상기 평균치 검출부(81)는 상기 저역필터(73 내지 78) 각각의 구성요소인 지연기(73d 내지 78d)의 출력데이타인 입력되는 속도에러데이타에 대한 평균값 각각을 모두 합하는 덧셈기(81a), 상기 덧셈기(81a)의 출력을 지연기(73d 내지 78d)의 갯수로 나누고 상수를 곱하여 출력하는 멀티플렉서(81b)로 구성됨을 특징으로 하는 콤브 필터.
  4. 제3항에 있어서, 상기 멀티플렉서(81b)의 곱셈 상수는 상기 저역필터(73 내지 78)의 피드백값과 일치시킴을 특징으로 하는 콤브 필터.
  5. 드럼(1)과 모터(12)를 구비한 VCR의 서보계에 있어서, 드럼(1)의 1회전당 발생되는 다수개의 FG펄스를 검출하는 회전검출기(3), 회전검출기(3)의 FG 펄스로 드럼(1)의 회전속도에러데이타를 검출하는 회전속도에러검출부(4), 회전속도에러검출부(4)의 출력인 1회전당 발생되는 다수개의 속도에러 데이터에서 특정주파수 및 그의 배수주파수를 차단하는 특성을 가진 콤브 필터(18)와, 드럼(1)의 1회전당 발생되는 PG 파형을 검출하는 PG 검출부(13), PG 파형 및 수직동기신호에 의해 위상오차를 검출하는 위상오차검출부(14), 상기 콤브 필트(18)의 출력데이타를 각 가속도에러데이타로 변환시켜 출력하는 미분기(5), 상기 위상오차검출부(14)의 출력데이타를 적분하는 적분기(17), 상기 콤브 필터(81)의 출력데이타와 상기 미분기(5)의 출력데이타를 합하고, 상기 위상오차검출부(14)의 출력데이타와 적분기(17)의 출력데이타를 합하여 출력하는 덧셈기(8), 상기 덧셈기(8)의 출력데이타를 아날로그 신호로 변환하는 D/A 변환부(10), 상기 D/A변환부 (10)의 출력신호로 모터(12)를 구동하는 모터 구동부(11)로 구성함을 특징으로 하는 회전제어장치.
  6. 제5항에 있어서, 상기 미분기(5)의 출력데이타에 제1곱셈 상수를 곱하여 상기 덧셈기(8)에 출력하는 제1멀티플렉서(6), 상기 콤브 필터(18)의 출력데이타에 제2곱셈상수를 곱하여 상기 덧셈기(8)에 출력하는 제2멀티플렉서(9), 상기 위상오차검출부(14)의 출력데이타에 제3곱셈상수를 곱하여 상기 덧셈기(8)에 출력하는 제3멀티플렉서(15), 상기 적분기(17)의 출력데이타에 제4곱셈 상수를 곱하여 상기 덧셈기(8)에 출력하는 제4멀티플렉서(16)를 더 구비하여 구성함을 특징으로 하는 회전제어장치.
  7. 제5항에 있어서, 상기회전속도에러검출부(4)는 상기회전검출기(3)의 출력 FG 펄스에 대한 파형 정형을 실행하는 제어신호발생기(4a), 상기 제어신호발생기(4a)의 제어하에 FG 펄스를 카운트하여 카운트값을 디지털로 출력하는 속도에러카운터(4b)로 구성됨을 특징으로 하는 회전제어장치.
  8. 제5항에 있어서, 상기 위상오차검출부(14)는 PG신호와 비디오 신호의 수직 동기신호를 생성하는 제어신호발생기(14a), 상기 제어신호발생기(14a)의 제어하에 PG 파형을 카운트하여 카운트값을 디지탈로 출력하는 속도에러카운터(4b)로 구성됨을 특징으로 하는 회전제어장치.
  9. 제5항에 있어서, 상기 콤브 필터(18)는 각각이 일대일 대응으로 입력되는 다수개의 저역필터(73 내지 78), 다수개의 속도에러 데이타 각각이 다수개의 저역필터(73 내지 78)에 일대일 대응으로 입력되도록 제어하는 제1스위치(79), 상기 다수개의 저역필터(73 내지 78)의 출력데이타를 순차적으로 전송하기 위한 제2스위치(80), 현재인가되는 속도에러 데이터와 상기 저역필터(73 내지 78)의 출력데이타와의 차연산을 실행하는 뺄셈기(72), 다수개의 속도에러 데이터 각각의 평균값에 대한 전체 평균치를 산출하는 평균치 검출부(81), 상기 뺄셈기(72)의 출력데이타와 평균치 검출부(81)의 출력데이타의 합연산을 실행하는 제1덧셈기(82)로 구성됨을 특징으로 하는 회전제어장치.
  10. 제9항에 있어서, 콤브 필터(18)의 다수개의 저역필터(73 내지 78)와 그 각각은 상기 드럼(1)의 1회전당 발생되는 다수개의 속도에러 데이터중 1개의 속도에러 데이터만을 수신하는 뺄셈기(73a), 덧셈기(73b), 상기 덧셈기(73b)의 출력데이타에 대하여 다이나믹영역을 제한하는 리미터(73c) 입력되는 속도에러데이타를 드럼(1)의 1회전 시간동안 지연시킨 후 상기 덧셈기(73b)로 피드백시킴으로써 입력되는 속도에러 데이터에 대한 평균값을 출력하는 지연기(73d), 상긱지연기(73d)의 입력되는 속도에러 데이터에 대한 평균값에 상수를 곱한 후 출력하는 컬티플렉서(73e), 상기 멀티플렉서(73e)의 출력데이타에 대한 소수점 이하를 보정하여 상기 스위치(80)와 뺄셈기(73a)로 전송하는 보정부(73f)로 구성됨을 특징으로 하는 회전 제어장치.
  11. 제9항에 있어서, 상기 평균치 검출부(81)는 상기 저역필터(73 내지 78)의 각각의 구성요소인 지연기(73d 내지 78d)의 출력데이타인 입력되는 속도에러 데이터에 대한 평균값 각각을 모두 합하는 덧셈기(81a), 상기 덧셈기(81a)의 출력을 지연기(73d 내지 78d)의 갯수로 나누고 상수를 곱하여 출력하는 멀티플렉서(81b)로 구성됨을 특징으로 하는 회전제어장치.
  12. 제11항에 있어서, 상기 멀티플렉서(81b)의 곱셈 상수는 상기 저역필터(73 내지 78)의 피드백값과 일치시킴을 특징으로 하는 회전제어장치.
  13. 드럼(1)과 모터(12)를 구비한 VCR의 서보계에 있어서, 드럼(1)의 1회전당 발생되는 다수개의 FG펄스를 검출하는 회전검출기(3), 상기 회전검출기(3)의 출력 FG 펄스에 대한 파형 정형을 실행하는 제어신호발생기(4a), 상기제어신호발생기(4a)의 제어하에 FG 펄스를 카운트하여 카운트값을 디지털 로 출력하는 속도에러카운터(4b), 드럼(1)의 1회전당 발생되는 PG 파형을 검출하는 PG 검출부(13), PG 신호출력하는 제어신호발생기(14a), 상기 제어신호발생기 출력인 PG 신호와 수직동기신호를 입력하고 위상기준신호와 에러데이타 출력제어신호를 출력하는 위상기준발생부(19), 위상기준발생부(19)의 위상기준신호와 에러데이타 출력제어신호에 의해 FG 펄스마다 위상에러를 검출하여 디지털로 출력하는 위상 에러카운터(14b), 속도에러카운터(4b)의 출력인 1회전당 발생되는 다수개의 속도에러 데이터의 특정주파수 및 그의 배수 주파수는 차단하는 특성을 가진 제1콤브 필터(18)와, 상기 위상 에러카운터(14b)의 출력데이타인 1회전당 발생되는 다수개의 위상 에러 데이터의 특정주파수 및 그의 배수 주파수를 차단하는 특성을 가진 제2콤브필터(18)와, 상기 제1콤브필터(18)의 출력 데이터를 각 가속도에러 데이터로 변환시켜 출력하는 미분기(5), 상기 제2콤브필터(18)의 출력데이타를 적분하는 적분기(17), 상기기 제1콤브필터(18)의 출력데이타와 상기 미분기(5)의 출력데이타를 합하고, 상기 제2콤브필터(18)의 출력 데이터와 적분기(17)의 출력데이타를 합하여 출력하느 덧셈기(8), 상기 덧셈기(8)의 출력 데이터를 아날로그 신호로 변환하는 D/A 변환부(10), 상기 D/A 변환부(10)의 츌력신호로 모터(12)를 구동하는 모터 구동부(11)로 구성함을 특징으로 하는 회전제어장치.
  14. 제13항에 있어서, 상기 미분기(5)의 출력데이타에 제1곱셈 상수를 곱하여 상기 덧셈기(8)에 출력하는 제1멀티플렉서(6), 상기 제1콤브필터(18)의 출력데이타에 제2곱셈 상수를 곱하여 상기 덧셈기(8)에 출력하는 제2멀티플렉서(9), 상기 제2콤브필터(18)의 출력데이타에 제3곱셈 상수를 곱하여 상기 덧셈기(8)에 출력하는 제3멀티플렉서(15), 상기 적분기(17)의 출력데이타에 제4곱셈 상수를 곱하여 상기 덧셈기(8)에 출력하는 제4멀티플렉서(16)를 더 구비하여 구성함을 특징으로 하는 회전제어장치.
  15. 제13항에 있어서, 상기 제1콤브필터(18)는 각각이 일대일 대응으로 입력되는 다수개의 제1저역필터(73 내지 78), 다수개의 속도에러 데이타 각각이 다수개의 제1저역필터(73 내지 78)에 일대일 대응으로 입력되도록 제어하는 제1스위치(79), 상기 다수개의 제1저역필터(73 내지 78)의 출력데이타를 순차적으로 전송하기 위한 제2스위치(80), 현재인가되는 속도에러 데이타와 상기 제1저역필터(73 내지 78)의 출력데이타와의 차연산을 실행하는 제1뺄셈기(72), 다수개의 속도에서 데이타 각각의 평균값에 대한 전체 평균치를 산출하는 제1평균치 검출부(81), 상기 뺄셈기(72)의 출력데이타와 평균치 검출부(81)의 출력데이타의 합연산을 실행하는 제1덧셈기(82)로 구성됨을 특징으로 하는 회전제어장치.
  16. 제13항에 있어서, 상기 제2콤브 필터(18)는 다수개의 위상 에러 데이터 각각이 다수개의 제2저역필터(73 내지 78)에 일대일 대응으로 입력되도록 제어하는 제3스위치(79), 상기 다수개의 제2저역필터(73 내지 78)의 출력데이타를 순차적으로 전송하기 위한 제4스위치(80), 현재 인가되는 위상 에러 데이터와 상기 제2저역필터(73 내지 78)의 출력 데이터와의 차연산을 실행하는 제2뺄셈기(72), 다수개의 위상 에러데이타 각각의 평균값에 대한 전체 평균치를 산출하는 제2평균치 검출부(81), 상기 제2뺄셈기(72)의 출력데이타와 제2평균치 검출부(81)의 출력데이타의 합연산을 실행하는 제2덧셈기(82)로 구성됨을 특징으로 하는 회전제어장치.
  17. 제15항에 있어서, 제1콤브필터(18)의 다수개의 제1저역필터(73 내지 78)와 그 각각은, 상기 드럼(1)의 1회전당 발생되는 다수개의 속도에러 데이터중 1개의 속도에러 데이터만을 수신하는 뺄셈기(73a), 덧셈기(73), 상기 덧셈기(73b)의 출력데이타에 대하여 다이나믹영역을 제한하는 리미터(73c), 입력되는 속도에러 데이터를 드럼(1)의 1회전시간 동안 지연시킨 후, 상기 덧셈기(73b)로 피드백시킴으로써 입력되는 속도에러 데이터에 대한 평균값을 출력하는 지연기(73d), 상기 지연기(73d)의 입력되는 속도에러 데이타에 대한 평균값에 상수를 곱한 후 출력하는 멀티플레서(73e), 상기 멀티플렉서(73e)의 출력데이타에 대한 소수점 이하를 보정하여 상기 스위치(80)와 뺄셈기(73a)로 전송하는 보정부(73d)러 구성됨을 특징으로 하는 회전제어장치.
  18. 제16항에 있어서, 제2콤브필터(18)의 다수개의 제2저역필터(73 내지 78)와 그 각각은, 상기 드럼(1)의 회전당 발생되는 다수개의 위상 에러 데이터중 1개의 위상 에러 데이터만을 수신하는 뺄셈기(73a); 덧셈기(73b); 상기 덧셈기(73b)의 출력 데이터에 대하여 다이나믹 영역을 제한하는 리미터(73c), 입력되는 위상 에러 데이터를 드럼(1)의 1회전시간동안 지연시킨 후 상기 덧셈기(73b)로 피드백시킴으로써 입력되는 위상 에러 데이터에 대한 평균값을 출력하는 지연기(73d), 상기 지연기(73d)의 입력되는 위상 에러데이타에 대한 평균값에 상수를 곱한 후 출력하는 멀티플렉서(73e), 상기 멀티플렉서(73e)의 출력 데이터에 대한 소수점 이하를 보정하여 상기 스위치(80)와 뺄셈기(73a)로 전송하는 보정부(73f)로 구성됨을 특징으로 하는 회전제어장치.
  19. 제5항에 있어서, 상기 제1평균치 검출부(81)는 상기 제1저역필터(73 내지 78) 각각의 구성요소인 지연기(73d 내지 78d)의 출력데이타인 입력되는 속도에러 데이터에 대한 평균값 각각을 모두 합하는 덧셈기(81a), 상기 덧셈기(81a)의 출력을 지연기(73d 내지 78d)의 갯수로 나누고 상수를 곱하여 출력하는 멀티플렉서(81b)로 구성됨을 특징으로 하는 회전제어장치.
  20. 제16항에 있어서, 상기 제2평균치 검출부(81)는 상기 제2저역필터(73 내지 78) 각각의 구성요소인 지연기(73d 내지 78d)의 출력데이타인 입력되는 위상 에러 데이타에 대한 평균값 각각을 모두 합하는 덧셈기(81a), 상기 덧셈기(81a)의 출력을 지연기(73d 내지 78d)의 갯수로 나누고 상수를 곱하여 출력하는 멀티 플렉서(81b)로 구성됨을 특징으로 하는 회전제어장치.
  21. 제19항에 있어서, 상기 멀티플렉서(81b)의 곱셈 상수는 상기 제1저역필트(73 내지 78)의 피드백값과 일치시킴을 특징으로 하는 회전제어장치.
  22. 제20항에 있어서, 상기 멀티플렉서(81b)의 곱셈 상수는 상기 제2저역필터(73 내지 78)의 피드백값과 일치시킴을 특징으로 하는 회전제어장치.
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