KR950010206B1 - 전자 장치 및 그 제조 방법 - Google Patents

전자 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR950010206B1
KR950010206B1 KR1019880002376A KR880002376A KR950010206B1 KR 950010206 B1 KR950010206 B1 KR 950010206B1 KR 1019880002376 A KR1019880002376 A KR 1019880002376A KR 880002376 A KR880002376 A KR 880002376A KR 950010206 B1 KR950010206 B1 KR 950010206B1
Authority
KR
South Korea
Prior art keywords
electronic device
semiconductor substrate
superconducting
semiconductor
copper oxide
Prior art date
Application number
KR1019880002376A
Other languages
English (en)
Other versions
KR880011944A (ko
Inventor
1995년09월11일
Original Assignee
가부시끼가이샤 한도다이 에네르기 겐꾸쇼
야마자끼 슌페이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP62053724A external-priority patent/JPS63220544A/ja
Priority claimed from JP62053725A external-priority patent/JPS63220545A/ja
Application filed by 가부시끼가이샤 한도다이 에네르기 겐꾸쇼, 야마자끼 슌페이 filed Critical 가부시끼가이샤 한도다이 에네르기 겐꾸쇼
Publication of KR880011944A publication Critical patent/KR880011944A/ko
Application granted granted Critical
Publication of KR950010206B1 publication Critical patent/KR950010206B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76891—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by using superconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53285—Conductive materials containing superconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/85—Superconducting active materials
    • H10N60/855—Ceramic superconductors
    • H10N60/857—Ceramic superconductors comprising copper oxide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

전자 장치 및 그 제조 방법
제1a, b, c 및 d도는 본 발명의 초전도 반도체 소자의 실시예의 제조 공정을 도시한 도면.
제2도는 본 발명의 초전도 반도체 소자의 다른 실시예의 확대절단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 절연막
6 : 절연체 15 : P형 우물
[발명의 분야]
본 발명은 초전도 세라믹 재료를 사용하는 반도체 소자제조 방법에 관한 것으로서, 특히 접속 배선의 일부 또는 전부가 초전도 세라믹 재료로 형성되고 반도체 소자가 70°K 내지 100°K 또는 이상적으로 77°K와 같은 저온에서 활성화될 수 있는 반도체 소자 제조 방법에 관한 것이다.
[발명의 배경]
통상적으로, 초전도 재료로서는 Nb-Ge 메탈릭 재료(예컨대, Nb3Ge) 등의 선 로드(wire rod)가 사용된다. 그것은 그와같은 종류의 선 로드는 초전도 재료로 사용된다. 그것은 초전도 자석을 위해 사용하는 것과 같은 그러한 사용에 제한된다.
또한, 최근에는 초전도 특성을 나타내는 세라믹 재료가 공지되었다. 그러나 이것도 잉곳 구조이며 아직까지는 박막 형태의 초전도 재료의 발전은 없었다.
박막은 사진식각 기술을 사용하는 패터닝에 의해 생산되며, 반도체 소자의 접속 배선의 일부로서의 박막의 사용은 완전히 공지되어 있지 않다.
반면에, 동일 기판내에 반도체 집적회로를 포함하고 있는 다수의 요소를 갖추고 있는 반도체 소자가 공지되어 있다. 그러나, 액체 질소 온도(77°K)와 같은 저온에서 이들 반도체 소자의 동작을 위한 시도는 공지 되어 있지 않다.
반도체 집적회로는 근년에 좀더 미세화함과 동시에 고속동작이 요구되고 있다. 또한, 미세함과 동시에 반도체 소자의 열에 의한 신뢰도의 저감도 발열부의 동작 속도의 감소가 문제로 되었다.
이러한 이유때문에, 반도체 소자가 액체 질소 온도에서 작동된다면, 상기 소자에서 잔자와 정공의 이동도는 실온의 이동도와 비교했을때 3배 또는 4배 증가될 수 있으며, 더나아가 그 소자에서 주파수 특성을 향상시킬 수 있다.
또한, 액체 질소로 냉각하고 있기 때문에, 국부적인 발열도 막을 수 있고, 그것은 생산물이 증가된 신뢰도를 갖는 우수한 것으로 추정할 수 있다.
그러나, 소자가 이러한 극저온에서 동작할때, 역으로 금속 로드선의 전기저항은 수십배씩 증가될 것이며, 로드선의 지연 주파수 특성이 문제로 된다.
[발명의 개요]
본 발명의 목적은 이러한 종래 소자의 결점을 충분히 고려하여 극저온(20°K 내지 100°K, 양호하게는 77°K 또는 그 이상)에서 초전도를 나타내는 세라믹 재료에 의해 제공된 접속 배선을 갖고 있는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 저온에서 전기적 안정상태로 동작하는 반도체 소자를 제공하는 것이다.
본 발명의 또다른 목적은 소자에서 반도체 요소를 연결시키는 초전도 재료의 접속 배선을 갖는 반도체 소자를 제공하는 것이다.
본 발명의 또다른 목적은 소자에서 반도체 요소와 입력 및 출력 단자를 연결시키는 초전도 재료의 접속배선을 갖고 있는 반도체 소자를 제공하는 것이다.
본 발명의 반도체는 반도체 기판, 반도체 기판내에 제공된 적어도 하나의 요소, 및 상기 기판 또는 절연막의 상부 표면 또는 선택적으로 부식되는 초전도 재료를 갖고 있는 전도체상에 형성된 0전기 저항을 갖는 초전도 재료로 구성되어 있고, 패턴닝은 상기 기판상에서 수행된다.
본 발명의 목적과 장점은 첨부된 도면을 참조로 상세히 설명된다.
[양호한 실시예의 상세한 설명]
제1도는 본 발명의 초전도 반도체 소자의 실시예의 제조 공정을 도시한다.
본 발명의 반도체는 열저항은 반도체 기판, 예컨대, 단결정 실리콘 반도체 기판과 절연게이트 전계효과 트랜지스터(FET), 양극성 트랜지스터, 정전유도형 트랜지스터(SIT), 저항 및 캐패시터와 같은 이러한 반도체 기판애에 제공된 다수의 소자로 구성되어 있다. 0전기 저항을 갖는 초전도 재료는 이러한 기판 또는 절연막의 상부 표면 또는 전도체상에 형성된다. 이러한 초전도 재료는 선택적으로 부식되며, 패턴닝을 사진식각 기술에 의해 수행된다. 또한, 세라믹 물질의 결정 구조는 이 단계 전후에 500℃ 내지 1000℃에서 특히 산화 대기중에서 열 어닐링함으로써 변경되므로 극저온에서 초전도가 발생된다.
이러한 과정을 한두번 반복함으로써, 접속배선의 한층 또는 몇층은 0 전기 저항을 갖는 재료로 형성된다.
제1a도를 보면, 절연막(2)은 실리콘 반도체 기판(1)위에 형성되고, 개구(8)는 사진식각 기술에 의해 절연막(2)에서 형성된다.
반도체 기판(1) 내부에서는, 절연 게이트 전계효과 트랜지스터(IGFET)와, 양국성 트랜지스터 또는 저항과 같은 능동 요소와 캐패시터와 같은 수동 요소가 먼저 제공된다. 그후, 능동 또는 수동 요소의 전극용 접촉부가 개구(8)에 대응하게 제공된다.
제1b도에서, 초전도 능력을 나타내는 재료는 박막의 형성시 이들 요소의 상부 표면상에 형성된다. 본 실시예의 박막은 스퍼터링법에 의해 형성된다. 그러나, 스크린 인쇄법, 진공증착법 또는 화학 증기 침착법(CVD법)이 사용될 수도 있다. 그러나, 본원에서 사용된 스퍼터링법은 대량생산에 적합하며 열 저항이 있는 세라믹 박막을 쉽게 만들어낸다.
본 발명에서 사용된 대표적인 초전도 재료는 주기율표의 그룹 Ⅲa 와 Ⅱa에 있는 요소를 사용하는 산화세라믹 및 구리이다.
본 발명의 초전도 재료는 일반적으로(A1-xBx)yCuzOw로 표현될 수 있고, 여기서 x=0.3 내지 1, y=2.0 내지 4.0 양호하게는 2.5 내지 3.5, z=1.0 내지 4.0 양호하게는 1.5 내지 3.5, 및 w=4.0 내지 10.0 양호하게는 6 내지 8이다. A는 이트륨 그룹으로부터 선택된 것들과 다른 란탄나이드(lanthanides)로부터 선택된 것들 사이의 한 형태 또는 몇몇 형태의 요소이다. 이트륨 그룹은 Y(yttrium ; 이트륨), Gd(gadolinium : 가돌리늄), Yb(ytterbium ; 이터븀), Eu(europium ; 유로퓸), Tb(terbium : 테르븀), Lu(lutetium ; 루테슘), Sc(scandium ; 스칸듐), 및 다른 린탄나이트를 포함하는 그룹으로 규정된다. (1963년 4월 1일 이와나미(Iwanami)의 저서인 물리화학사전(Physics and Chemistry Dictionary)참조)
본 발명의 초전도 세라믹 재료는 일반적으로 (A1-xBx)yCuzOw로서 표현될 수 있으며, 여기서 x=0.3 내지 1, y=2.0 내지 4.0 양호하게는 2.5 내지 3.5, z=1.0 내지 4.0 양호하게는 1.5 내지 3.5, 및 w=4.0 내지 10.0 양호하게는 6 내지 8이다. A는 Bi(bismuth ; 창연), Sb(antimony ; 안티몬), As(arsenic ; 비소) 및 P(phosphorus ; 인)로 구성되는 주기표의 그룹 Vb에 있는 요소로부터 선택된 한 형태의 요소이다.
또한, B는 요소 B1, B2…Bn중 적어도 두 형태, 예컨대, Ba(barium ; 바륨), Sr(strontium ; 스트론륨), Ca(calcium ; 칼슘), 및 Mg(magnesium ; 마그네슘)중에 선택된 B1, B2이다.
스퍼터링 소자에서, 합성물(Y1-xBax)Cu Oy이 목표물로서 사용되고, 여기서 x=0.01 내지 0.3, 이상적으로는 0.05 내지 0.1, y=2.5 내지 3.0이다. y=2.5일때, 브라운 마이어러라이트(Brawn Mirer Wright)구조가 채택된다.
목표물이 77°K 또는 그 이상에서 임계 온도(Tc)를 갖도록 하기 위하여, 목표물이 생산될 때 목표물은 y=2.5 또는 그 값에 가까운 값과 0.05 내지 0.1에 있는 x의 합성물을 가질 수 있다.
본 실시예를 위한 스퍼터링은 아르곤 대기중에서 450℃의 기판 온도와 50Hz의 주파수 및 100W의 출력에서 실행된다. 이 경우, 세라믹 재료로된 박막은 0.2㎛에서 2㎛ 두께, 예컨대, 1㎛ 두께이다. 이어서 세라믹 재료는 10시간동안 700℃에서 산소하에 어닐링된다. 그후, Tc=80°K에서 초전도 박막을 생성할 수 있다. 여기서, 상기 Tc=80°K는 크리스탈 성장에 적합한 온도이다. 저항은 80°K 이하에서 떨어지기 시작하며, 경험적으로, 저항은 32°K에서 실제로 0이 된다.
이후에, 선정된 패터닝은 사직식각 기술을 사용하여 박막상에서 실행된다. 이러한 방법으로, 요소의 전극용 접속을 포함하는 접속 배선과 입력 및 출력 단자를 위한 전극 및 리드가 최종 형상을 위해 광 내식막 코팅된다. 선택적인 제거 또는 부식은 산, 예컨대 황산 또는 질산으로 실행되어 제1C도의 반도체 소자가 얻어진다. 이러한 패턴닝은 단지 패턴화된 연결 동작 섹션이 선택적으로 결정화될 수 있도록 반도체 막의 형성후 열 어닐링한 후에 실행될 수 있다.
이 경우, 초기 상태에서는 결정크기가 작기 때문에, 접속 와이어링으로 더 작은 패턴이 가능하다.
제1d도는 상기 공정후에 형성된 필요한 다층 배선을 도시한다. 특히, 금속은 반도체 소자와 외부 리드를 연결시키는 세라믹 초전도체보다 더 좋은 접속 특성을 갖고 있다. 이러한 이유때문에, 층들 사이의 절연체(6)은 산화된 실리콘 폴리마이드 수지(PIQ)로 형성되고, 패턴(7,7')은 알루미늄으로 형성된다.
특히, 본 발명에서, 요소의 접속 배선의 한층 또는 다층은 초전도 재료로 형성된다. 또한, 외부로 나오는 전극에는 양호한 결합 특성을 위해 금속 패드가 제공된다. 물론, 외부 전극을 갖고 있는 금속의 결합 특성이 향상될 수 있다면 패드 섹션도 초전도 재료로 만들어질 수 있다.
제2도는 본 발명의 다른 실시예인 특히 C/MOS(상보형 IGFET) 섹션을 도시한다. 상기 섹션은 어닐링에 대한 적당한 내구력을 갖고 있는 실리콘 반도체 기판(1)을 갖고 있다. 더구나, P형 우물(15)은 기판내에 매장되어 실리콘 산화물(11)이 제공된다. 하나의 IGFET(20)은 P채널 IGFET로서 게이트 전극(12), 소스(13) 및 드레인(14)을 갖추고 있다. 다른 IGFET(21)는 N채널 IGFET로서 게이트 전극(12'), 소스(13'), 및 드레인(14')을 갖추고 있다. 게이트 전극(12,12')은 다결정 실리콘이며, 게이트 전극(12,112')과 다른 배선부(5,7) 사이의 배선 접속은 실시예1에서와 같이 초전도 재료로 형성된다.
이러한 초전도 재료는 CVD법에 의해서 만들어진다. 하단 기판에 손상을 주지 않는 경우, 게이트 전극도 초전도 재료로 형성될 수 있다.
본 발명에 의해, 실온보다 낮은 온도에서 냉각동안 반도체 소자를 형성하는 것은 세계 최초의 실용화일 것이다.
이러한 종류의 반도체 요소가 액체 질소의 온도로 냉갈될때, 요소들 또는 정공들의 이동도는 3 또는 4배 증가될 수 있다. 또한, 리드선들과 전극들의 전기 저항을 0으로 감소시킬 수 있게 된다. 이러한 이유로, 초고속 동작이 가능해진다.
또한, 반도체 요소에서의 동작으로 인해 발생된 열은 액체 질소에 의해 냉각되어, 반도체 요소에서 높은 신뢰도가 실현 가능하다.
반도체를 냉각시킴으로써 주파수 특성이 특히 향상될 수 있다. 반면에 역으로, 금속 전도체에서는 저온에서 저항이 증가된다. 이러한 결점은 저온에서의 전도체가 반도체 소자의 전기 전기도를 향상시킬 수 있으므로, 세라믹 초전도 재료를 사용함으로써 제거된다.
이러한 이유로 본 발명의 기술개념이 발견이 16M 내지 1G비트 USLI등에 실제로 적용할 수 있게 된다.
본 실시예에서, 반도체는 실리콘일 필요는 없고, 반도체 합성물인 GaAs일 수 있으며, 그같은 것은 반도체막으로서 사용하기 위해서 실리콘 반도체상에 헤테로 에피택셜 성장에 의해 얻어질 수 있어, 초고속 동작이 실현될 수 있다. 그러나, 이 경우, 반도체 기판이 어닐링중 손상되지 않도록 하기 위하여 어닐링 온도를 낮추는 단계들을 취하는 것이 필수적이다.
또한, 본 발명에 따라 사용하기 위한 초전도 세라믹 재료는 화학량 공식 (A1-xBx)yCuzOw에 따라 제조 될 수 있으며, 여기서 A는 주기율표의 그룹 Ⅲa중 하나 또는 그 이상의 원소, 예컨대, 회토류 원소이고, B는 주기율표의 그룹 Ⅱa중 하나 또는 그 이상의 원소, 예컨대, 베릴륨과 마그네슘을 포함하는 알칼리 토금속(alkaline earth metals)이며, x=0 내지 1 ; y=0.2 내지 40, 양호하게는 2.5 내지 3.5 ; z=1.0 sowl 4.0, 양호하게는 1.5 내지 3.5 ; 및 w=4.0 내지 10.0, 양호하게는 6.0 내지 8.0이다. 또한, 본 발명에 따라 사용하기 위한 초전도 세라믹은 화학량 공식(A1-xBx)yCuzOw에 따라 제조될 수 있고, 여기서 A는 주기율표의 그룹 Ⅳb중 Bi, Sb 및 As와 같은 하나 또는 그 이상의 원소이며, B는 주기율표의 그룹 Ⅱa중 하나 또는 그 이상인 원소, 예컨대, 베릴륨과 마그네슘을 포함하는 알칼리 토금속이며, x=0 내지 1 ; y=2.0 내지 4.0, 양호하게는 2.5 내지 3.5 ; z=1.0 내지 4.0, 양호하게는 1.5 내지 3.5 ; 및 w=4.0 내지 10.0, 양호하게는 6.0 내지 8.0이다. 전자의 공식중 한 예는 YBa2Cu3Ox(x=6 내지 8)이고, 후자의 공식중 한 예는 BiCaSrCuOx 이다(x는 수는 실제로 전자의 혼합물의 산소량보다 적어도 된다).
본 기술분야에 숙련된 사람이면 본 명세서와 도면을 참조하여 본 발명의 사상 및 영역을 벗어나지 않고도 다른 변형 및 수정을 가할 수 있음이 명백하다.

Claims (14)

  1. 반도체 기판과, 상기 반도체 기판내에 제공되는 적어도 하나의 반도체요소 및, 상기 반도체 기판 위에 제공되고, 산화 구리 초전도 부재를 함유하는 초전도 부재로 형성되는 접속 배선을 구비하는 전자 장치에 있어서, 상기 산화 구리 초전도 부재는 다음의 일반식
    (A1-xBx)yCuzOw
    로 표현되는 산화부재로 구성되는 그룹에서 선택되며, 여기서 A는 주기율 표의 그룹 Ⅲa의 하나 이상의 원소이고, B는 주기율 표의 그룹 Ⅱa의 하나 이상의 원소이며, x=0 내지 1이고, y=2.0 내지 4.0이며, z=1.0 내지 4.0, 이고, 그리고 w=4.0 내지 10.0이며, 상기 전자 장치는 액체 질소 온도에서 동작하도록 상기 액체 질소 온도보다 낮지 않은 임계 온도를 갖는 것을 특징으로 하는 전자 장치.
  2. 제1항에 있어서, 상기 전자 장치는 반도체 요소들을 상기 전자 장치에 접속하기 위해 상기 산화 구리 초전도 부재로된 접속 배선을 갖는 것을 특징으로 하는 전자 장치.
  3. 제1항에 있어서, 상기 전자 장치는 반도체 요소 및 입출력 단자들을 상기 전자 장치내에서 접속하기 위해 상기 산화 구리 초전도 부재로된 접속 배선을 가지는 것을 특징으로 하는 전자 장치.
  4. 반도체 기판과, 상기 반도체 기판내에 제공되는 적어도 하나의 반도체 요소 및, 상기 반도체 기판 위에 제공되고, 산화 구리 초전도 부재를 함유하는 초전도 부재로 형성되는 접속 배선을 구비하는 전자 장치에 있어서, 상기 산화 구리 초전도 부재는 다음의 일반식
    (A1-xBx)yCuzOw
    로 표현되는 산화부재로 구성되는 그룹에서 선택되며, 여기서 A는 주기율 표의 그룹 Ⅳb의 하나 이상의 원소이고, B는 주기율 표의 그룹 Ⅱa의 하나 이상의 원소이며, x=0 내지 1이고, y=2.0 내지 4.0이며, z=1.0 내지 4.0, 이고, 그리고 w=4.0 내지 10.0이며, 상기 전자 장치는 액체 질소 온도에서 동작하도록 상기 액체 질소 온도보다 낮지 않은 임계 온도를 갖는 것을 특징으로 하는 전자 장치.
  5. 제4항에 있어서, 상기 전자 장치는 반도체 요소들을 상기 전자 장치에 접속하기 위해 상기 산화 구리 초전도 부재로된 접속 배선을 갖는 것을 특징으로 하는 전자 장치.
  6. 제4항에 있어서, 상기 전자 장치는 반도체 요소 및 입출력 단자들을 상기 전자 장치내에서 접속하기 위해 상기 산화 구리 초전도 부재로된 접속 배선을 가지는 것을 특징으로 하는 전자 장치.
  7. 제1항에 청구된 바와같은 전자 장치를 제조하는 방법에 있어서, 반도체 기판을 준비하는 단계와, 상기 반도체 기판내에 적어도 하나의 반도체 요소를 형성하는 단계와, 스퍼터링, 프린팅, 증착 및 증기 침착으로 구성되는 그룹중에서 선택된 방법에 의해서 초전도층을 상기 반도체 기판위에 형성되는 단계 및, 초전도성의 접속 배선을 형성하도록 하기 위해 상기 초전도층을 선택적으로 에칭함으로써 상기 초전도층을 패터닝하는 단계를 구비하는 것을 특징으로 하는 전자 장치 제조 방법.
  8. 제7항에 있어서, 상기 초전도층 에칭 단계는 사진 식각술에 의해서 행해지는 것을 특징으로 하는 전자 장치 제조 방법.
  9. 제7항에 있어서, 상기 에칭 단계를 전후하여 500 내지 1000℃의 온도에서 상기 초전도층을 열 어닐링하는 단계를 더 구비하는 것을 특징으로 하는 전자 장치 제조 방법.
  10. 제9항에 있어서, 상기 열 어닐링 단계는 산화 분위기에서 수행되는 것을 특징으로 하는 전자 장치 제조 방법.
  11. 제4항에 청구된 바와 같은 전자 장치를 제조하는 방법에 있어서, 반도체 기판을 준비하는 단계와, 상기 반도체 기판내에 적어도 하나의 반도체 요소를 형성하는 단계와, 스퍼터링, 프린팅, 증착 및 증기 침착으로 구성되는 그룹중에서 선택된 방법에 의해서 초전도층을 상기 반도체 기판위에 형성하는 단계 및, 초전도성의 접속 배선을 형성하도록 하기 위해 상기 초전도층을 선택적으로 에칭함으로써 상기 초전도층을 패턴닝하는 단계를 구비하는 것을 특징으로 하는 전자 장치 제조 방법.
  12. 제11항에 있어서, 상기 초전도층 에칭 단계를 사진 식각술에 의해서 행해지는 것을 특징으로 하는 전자 장치 제조 방법.
  13. 제11항에 있어서, 상기 에칭 단계를 전후하여 500 내지 1000℃의 온도에서 상기 초전도층을 열 어닐링하는 단계를 더 구비하는 것을 특징으로 하는 전자 장치 제조 방법.
  14. 제9항에 있어서, 상기 열 어닐링 단계는 산화 분위기에서 수행되는 것을 특징으로 하는 전자 장치 제조 방법.
KR1019880002376A 1987-03-09 1988-03-08 전자 장치 및 그 제조 방법 KR950010206B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP62-53724 1987-03-03
JP62053724A JPS63220544A (ja) 1987-03-09 1987-03-09 超伝導半導体装置
JP62-53725 1987-03-09
JP53725 1987-03-09
JP53724 1987-03-09
JP62053725A JPS63220545A (ja) 1987-03-09 1987-03-09 超伝導半導体装置の作製方法

Publications (2)

Publication Number Publication Date
KR880011944A KR880011944A (ko) 1988-10-31
KR950010206B1 true KR950010206B1 (ko) 1995-09-11

Family

ID=26394430

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880002376A KR950010206B1 (ko) 1987-03-09 1988-03-08 전자 장치 및 그 제조 방법

Country Status (3)

Country Link
EP (1) EP0282012A3 (ko)
KR (1) KR950010206B1 (ko)
CN (1) CN1017951B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3810494C2 (de) * 1987-03-27 1998-08-20 Hitachi Ltd Integrierte Halbleiterschaltungseinrichtung mit supraleitender Schicht
NL8701718A (nl) * 1987-07-21 1989-02-16 Philips Nv Werkwijze voor het aanbrengen van dunne lagen van oxidisch supergeleidend materiaal.
DE3853273T2 (de) * 1987-12-25 1995-10-19 Sumitomo Electric Industries Ein Halbleitersubstrat mit einem supraleitenden Dünnfilm.
EP0323342B1 (en) * 1987-12-25 1994-06-08 Sumitomo Electric Industries Limited A semiconductor substrate having a superconducting thin film
DE3888341T2 (de) * 1987-12-26 1994-09-01 Sumitomo Electric Industries Halbleitersubstrat mit einem supraleitenden Dünnfilm.
JPH01183138A (ja) * 1988-01-18 1989-07-20 Fujitsu Ltd 半導体装置
GB8809548D0 (en) * 1988-04-22 1988-05-25 Somekh R E Epitaxial barrier layers in thin film technology
JPH02177381A (ja) * 1988-09-22 1990-07-10 Semiconductor Energy Lab Co Ltd 超伝導体のトンネル接合素子
EP0439750B1 (en) * 1990-02-01 1997-03-19 International Business Machines Corporation Semiconductor superconductor integrated circuit technology
CN1037356C (zh) * 1996-02-12 1998-02-11 余大南 高清净减振防锈油
KR100345222B1 (ko) * 1996-12-20 2002-09-18 가오가부시끼가이샤 수분산형강판냉간압연유용윤활유및강판의냉간압연방법
CN106253199B (zh) * 2016-08-08 2018-05-25 华北电力大学 一种冷绝缘高温超导电缆屏蔽层端部结构及连接方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5867045A (ja) * 1981-10-19 1983-04-21 Nippon Telegr & Teleph Corp <Ntt> 極低温用半導体装置およびその製造方法
JPH0648733B2 (ja) * 1984-01-25 1994-06-22 株式会社日立製作所 極低温用半導体装置
JPH0710007B2 (ja) * 1985-03-04 1995-02-01 株式会社日立製作所 超電導トランジスタ集積回路
DE3810494C2 (de) * 1987-03-27 1998-08-20 Hitachi Ltd Integrierte Halbleiterschaltungseinrichtung mit supraleitender Schicht
US4960751A (en) * 1987-04-01 1990-10-02 Semiconductor Energy Laboratory Co., Ltd. Electric circuit having superconducting multilayered structure and manufacturing method for same
KR880013253A (ko) * 1987-04-17 1988-11-30 미다 가쓰시게 반도체 장치
JPS63314850A (ja) * 1987-06-18 1988-12-22 Fujitsu Ltd 半導体装置
JPH079905B2 (ja) * 1987-07-15 1995-02-01 シャープ株式会社 半導体装置の配線方法
US4837609A (en) * 1987-09-09 1989-06-06 American Telephone And Telegraph Company, At&T Bell Laboratories Semiconductor devices having superconducting interconnects

Also Published As

Publication number Publication date
EP0282012A3 (en) 1989-09-13
CN88101268A (zh) 1988-09-28
CN1017951B (zh) 1992-08-19
EP0282012A2 (en) 1988-09-14
KR880011944A (ko) 1988-10-31

Similar Documents

Publication Publication Date Title
EP0307147B1 (en) Semiconductor devices having superconducting interconnects
KR960006207B1 (ko) 전자 장치 및 그 제작 방법
KR950010206B1 (ko) 전자 장치 및 그 제조 방법
EP0307246A2 (en) Method of manufacturing superconducting devices
KR910004994B1 (ko) 초전도 세라믹패턴과 그 제조방법
US5283465A (en) Superconducting lead on integrated circuit
US5212150A (en) Oxide superconducting lead for interconnecting device component with a semiconductor substrate via at least one buffer layer
US5274268A (en) Electric circuit having superconducting layered structure
US5227361A (en) Oxide superconducting lead for interconnecting device component with a semiconductor substrate via at least one buffer layer
JP3096050B2 (ja) 半導体装置の製造方法
EP0325408A2 (en) Semiconductor device having an interconnection layer
JPH01125957A (ja) 超電導体装置
JPH0634412B2 (ja) 超電導体装置
JP2747557B2 (ja) 超電導体装置
JP2678232B2 (ja) 超電導体装置
JPH01125958A (ja) 超電導体装置
JPH0736404B2 (ja) 超電導体装置の作製方法
JPS63220544A (ja) 超伝導半導体装置
JPH01152747A (ja) 電子装置
Miyashiro The Possibilities for Applying Superconductive Ceramics to HMT (Hybrid Microelectronics Technology)
JPS63220545A (ja) 超伝導半導体装置の作製方法
JPS63220546A (ja) 超伝導装置の作製方法
CN1020830C (zh) 制作超导器件的方法
JPH0634419B2 (ja) 超伝導装置の作製方法
JPH01238145A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030908

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee