KR950007956B1 - Mis 구조전극의 형성방법 - Google Patents
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Abstract
내용 없음.
Description
제1도(a) 및 제1도(b)는 각각 본 발명에 따른 일실시예의 MIS FET형성공정을 도시한 단면도.
제2도는 인산계 부식제에 의한 처리의 효과를 도시한 그래프.
제3도는 각종의 막형성공정중에서 형광강도의 차를 도시한 그래프.
제4도는 어닐링효과를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
11 : GaAs 기판 12, 18 : n형 GaAs층
13, 19 : n형 GaAs층 14 : 절연막
15 : 게이트전극 16 : 소스전극
17 : 드레인전극
본 발명은 MIS (금속-절연물-반도체) 구조전극의 형성방법에 관한 것이다.
MIS 구조전극은 전계효과트랜지스터 등에 불가결한 요소이며, 이들 특성의 개선을 위한 기술이, 일본국특개소 62-31170호 및 동소 62-94944호 공보 등에 제안되어 있다. 이러한 MIS 구조전극에서는, 반도체와 절연층사이의 계면준위밀도가 낮은 것이 필수이다. GaAs계 반도체에서는 계면의 댕글링결합(danglingbond)의 재구성이 곤란하므로, 일반적으로 1013cm-2ev-1정도의 계면준위밀도를 가지고 있다. 이것은 MOSFET의 실리콘과 이산화실리콘사이의 계면준위밀도에 비해서 3자리수정도 높다.
그러나, 최근 과량의 황을 함유하는 황화암모늄(NH4)2SX를 사용한 황패시베이션(sulfur passivation) 처리가 주목되어 왔다. 특히, 판 지아파 등의 “Maked Reduction the Surface/Interface States of GaAs by(NH4)2SXTreatment”(Japanese Journal of Applied Physics, Vol. 28, No. 12(1989년 12월), L2255-L2257면)에서는, GaAs/SiO2에서 계면준위밀도가 1.2×1011cm-2ev-1까지 감소되는 것이 확인되어 있다.
그러나, 이러한 처리에 의해서도, 계면준위밀도는 Si계의 MOSFET에 비해서 1자리수만큼 높아, 양호한 특성의 MIS FET를 제작할 수 없다. 이러한 문제점을 감안하여, 본 발명자는 연구를 거듭한 결과, 계면준위밀도를 대폭 저감하는 것이 가능한 MIS 전극형성방법을 알게 되었다.
본 발명자는 황패시베이션처리에 앞서서 IV-V족 화합물반도체로 이루어진 기판표면을 각종 부식제로 처리한 결과를 검토하던 중, 본 발명을 완성하기에 이르렀다.
특히, 본 발명의 제1구성은, III-V족 화합물반도체로 이루어진 기판상에 절연층을 형성하고, 그 위에 전극재료를 부착하는 MIS 구조전극을 형성하는 방법에 있어서, 절연층을 형성하기 전에, 기판의 표면을 인산계부식제로 처리하고 황패시베이션처리하는 것을 특징으로 하는 MIS 구조전극의 형성방법에 관한 것이다.
여기에서, III-V족 화합물반도체는 갈륨과 비소를 함유하도록 하면 된다. 상기 제1구성에 의하면, 홍패시베이션처리에 앞서서, 인산계부식제와 같은 정상메사부식제로 기판의 표면층을 에칭함으로써, III-V족 화합물반도체와 절연층사이의 계면은 댕글링결합을 저감하도록 재구성되어, 계면준위밀도를 저감하는 것이 가능하다.
상기 절연층은 SiN막으로 이루어지며, 이 막의 형성 후, 380℃-520℃에서 열처리를 해도 된다.
본 발명에 있어서, 황패시베이션처리 후 ECR-CVD법에 의해 절연층을 형성하므로, 기판에 거의 손상을 주지 않는다. 따라서, III-V족 화합물반도체와 절연층사이의 계면상에서 댕글링결합의 저감효과가 열화되지 않아, 계면준위밀도를 저감할 수 있다.
본 발명은 이하의 상세한 설명 및 단지 예시용에 불과한 첨부도면으로부터 더욱 완전히 알 수 있으나, 본 발명은 이것은 한정되는 것은 아니다.
또한, 본 발명의 적용가능한 범위는 이하의 상세한 설명으로부터 명백하게 될 것이다. 그러나, 본 발명의 바람직한 실시예를 나타내는 상세한 설명 및 소정예는 단지 예시용에 불과하므로 이러한 상세한 설명에 의해 당업자에게는 본 발명의 정신과 범위내에서 각종 변형과 수정이 가능한 것은 명백하다.
제1도(a) 및 제1도(b)는 본 발명에 따른 방법이 적용되는 MIS FET의 구조를 도시한 것이다. 제1도(a)는 에피택셜성장법에 의해 형성된 III-V족 화합물반도체기판을 도시한 것이며, 제1도(b)는 이온주입법에 의해 형성된 III-V족 화합물반도체기판을 도시한 것이다. 제1도(a)의 FET에서는, 우선 p-형 GaAs 기판(11)을 준비하고, 이 기판상에 OMVPE법에 의해 n형 GaAs층(12) 및 n+형 GaAs층(13)을 순차로 형성한다. 다음에, FET의 채널영역의 n+형 GaAs층(13)을 선택적으로 에칭하여, n형 GaAs를 노출시킨다. 그후, 본 발명의 특성인 인사계 부식제에 의한 처리를 수행함으로써, n형 GaAs층(12)의 표면을 얇게 에칭한다. 이때, n+형 GaAs층(13)도 약간 에칭되나, 특별한 문제는 없다. 다음에, (NH4)2Sd용액 등을 이용해서 황패시베이션처리를 수행한 후에는, 절연층(14)을 형성한다. 이어서, 어닐링처리후, 게이트전극(15), 소스전극(16) 및 드레인전극(17)을 형성하면, 제1도(a)의 MIS FET가 완성된다.
참고로, 상기 인산계 부식제에 의한 처리의 구체적인 조건은 다음과 같다. 즉, 인산계 부식제(예를 들면, 조성 H3PO4: H2O2: H2O=4 : 1 : 100)에 침적하고, 수동 또는 자동으로 교반한다. 소망의 에칭량까지 여기서는 n형 GaAs층(12)표면이 에칭되기까지)침적한 후, 순수중에서 1차세정하고, 그후 회전세정기중에서 순수로 린스세정하고 나서, 질소건조시킨다. 또, 황패시베이션처리의 구체적인 조건은 다음과 같다. (NH4)2SX원액에 침적한 후(예를 들면 10분), 회정세정기중에서 순수로(예를 들면 10초정도)린스세정하고, 질소건소시킨다. 단, 기판에칭으로부터 연속해서 행할 경우, 인산계 부식제에 의한 처리, 1차세정후, 본 황패시베이션처리를 행한다.
제1도(b)의 MIS FET에서는, p-형 GaAs기판(11)을 준비하고, 이온주입법에 의해 활성층으로서의 n형 GaAs층(18)과, 콘택트층으로서의 n+형 GaAs층(19)을 형성한다. 다음에, FET의 채널영역을 에칭하여 리세스구조로 형성한 후, 본 발명의 특성인 인산계부식제에 의한 처리와 황패시베이션처리를 시행한다. 이들 처리에 대해서는 제1도(a)에서와 마찬가지이다. 다음에, 절연층(14)을 형성하고, 어닐링처리후, 게이트전극(15), 소스전극(16) 및 드레인전극(17)을 형성하면, 제1도(b)의 MIS FET가 완성된다.
본 발명자는, 황패시베이션처리에 앞서서 시행한 각종 부식제에 의한 처리의 효과를 형광(PL)강도로 비교하였다.
이 비교결과가 제2도에 도시되어 있다. 제1도에 도시한 바와같이, 인산계 부식제로 약하게 에칭한 때에는, 밴드단부에 대응하는 파장에서 PL강도가 높게되어 있다. 이에 대해서, 암모니아계 또는 황산계 부식제등의 소위 역메사부식제로 에칭한 때에는, 크게 개선되지 않았다. 여기에서, 역메사부식제란 에칭표면이 역메사형상과 정상메사형상으로 되어 있는 것을 의미하며, 인산계 부식제에서는 에칭면이 모든 방향에 있어서 정상메사형상으로 되므로, 여기서는 정상메사부식제라고 칭한다.
본 발명자는, MIS FET를 시험제작하여 본 발명의 유리한 효과를 확인하였다.
[실시예 1]
p-형 GaAs기판을 준비하여, 이 기판상에 OMVPE법으로 n형 GaAs층을 1000Å, n+형 GaAs층을 700Å의 두께로 성장시켰다. 그리고, 게이트개구부의 n+형 GaAs층을 제거하고, 마스크를 제거한 후에, 전술한 바와 같이
H3PO4: H2O2: H2O=4 : 1 : 100
의 인산계 부식제로 약하게 에칭하였다. 그후, 전체를 (NH4)2Sd(1X3) 용액에 10분간 침적하고, 이어서 20초동안 수세하고 질소가스블로우에 의해 건조하였다.
다음에, ECR-CVD법에 의해서 SiN막을 형성하고, 450℃에서 30분간 열처리 하였다. 그후, 게이트전극, 소스전극 및 드레인전극을 형성하였다. 이 MIS FET에 대해서, 고주파 C-V법으로 계면준위밀도를 측정한 결과, 6×1010cm-2ev-1였다.
[실시예 2]
p-형 GaAs기판을 준비하고, 이온주입법에 의해 n형 GaAs층 및 n+형 GaAs층을 이 기판상에 형성하였다. 그후, 실시예 1과 같이, 인산계 부식제에 의한 처리와 황패시베이션처리를 수행하고, MIS FET를 제작하였다. 이 MIS FET에 대해서, 고주파 C-V법으로 계면준위밀도를 측정한 결과, 9×1010cm-2ev-1였다. 이와 같이 실시예 1에 비해서 계면준위밀도가 높은 것은, 에피택셜 성장법에 의하여 결정성이 높아졌기 때문으로 여겨진다.
[비교예 1]
인산계 부식제대신에 NH4OH계 부식제로 에칭처리를 수행하고, 절연층은 저항가열에 의해 SiO2로 형성하였다. 기타 다른 조건은 실시예 1과 마찬가지로 하였다. 이와 같이 제작된 MIS FET에 대해서 고주파 C-V법으로 계면준위밀도를 측정한 결과, 1.2×1011cm-2ev-1였다.
또, 본 발명자는 참고로, 각종 막형성법에 의해 얻어진 층의 PL(형광)강도를 비교하였다.
그 결과가 제3도에 도시되어 있다. 제3도의 곡선(a)는 황패시베이션처리후에 EVR-CVD법으로 절연막을 형성한 경우의 결과이다. 밴드단부에서 높은 PL강도가 얻어졌다. 제3도의 곡선(b)는 황페시베이션을 시행하였으나, 절연층을 형성하지 않은 경우의 결과이다. 이것에 의해서, ECR-CVD법을 사용하면 황패시베이션처리의 효과가 전혀 열화되지 않는다는 것을 알 수 있다. 이것은, ECR-CVD장치에서는 플라즈마발생실과 막형성실이 서로 분리되어 설치되어 있으므로, 플라즈마 샤워가 GaAs반도체의 표면에 손상을 주지않기 때문인 것으로 여겨진다.
곡선(c)는 스퍼터링법, 곡선(d)는 열 CVD법에 의해서 막형성을 한 때의 결과이다. 이들은, 황패시베이션처리의 효과가 ECR-CVD법에 비해서 열화되고 있는 것을 알 수 잇다. 곡선(e)는 RF=13.56MHz에서 플라즈마 CVD법으로, 곡선(g)는 RF=50KHz에서 플라즈마 CVD법으로 절연막을 형성한 경우의 결과이다. 이들은 황패시베이션처리의 효과가 크게 열화되고 있는 것을 알 수 있다. 곡선(f)는 어떠한 처리도 행하지 않은 경우의 결과이다.
다음에, 본 발명자는, 절연층(14)의 형성후의 어닐링의 영향을 조사하였다.
제4도에 그 결과를 표시하고 있다. ECR-CVD법으로 형성된 SiN막은 380-520℃, 특히 400-500℃에서 어닐링한 때에 PL강도가 개선되고 있다. 이에 대해서, SiO2막의 경우에는 어닐링에 의해서 PL강도가 개선되지 않았다. 또 상기 어닐링처리는 질소가스분위기에서 30분동안 수행하였다.
이상의 실시예에 있어서, 황패시베이션처리는 인산계 부식제에 의한 에칭처리를 시행한 후 행하고 있다. 셀렌은 황이 포함되는 VI족의 한 원소이므로 그의 화학적 특성이 황과 유사하다. 또한, 셀렌의 원자반경은 황보다는 Ga 및 As에 가까우므로, 셀렌표면층은 황표면층보다 에너지준위가 낮아 황보다 더욱 안정한 상태로 될 수 있다. 이것에 대해서는 Journal of Applied Physics, Vol. 67, No. 1, 1990년 1월 1일자, 586-588면, “셀렌반응으로 화학적 패시베이션처리한 GaAs표면의 향상된 전자특성”을 참조하면 된다. 상기와 같은 셀렌패시베이션처리에 비추어서, 반도체기판의 표면에 상기 본 실시예의 황패시베이션처리대신 셀렌을 사용하여 처리하는 것이 가능하며, 셀렌패시베이션처리에 의해서도 황패시베이션처리에 의해 얻어지는 표면준위밀도의 유리한 효과를 얻을 수 있다.
이상 상세히 설명한 바와 같이, 본 발명에 의하면, 황패시베이션처리에 앞서서 인산계부식제와 같은 정상메사부식제로 처리함으로써, III-V적 화합물반도체와 절연층사이의 계면은 댕글링결합을 저감시키도록 재구성되어, 계면준위밀도를 저감시킬 수 있다. 따라서 우수한 특성의 MIS 구조전극이 얻어진다.
이상 설명한 본 발명으로부터, 본 발명은 각종 방법으로 변형해도 되는 것은 명백하다. 그러한 벼형은 본 발명의 정신과 범위로부터 벗어나는 것으로 간주되지 않으며, 당업자에게 명백한 바와 같은 그러한 모든 변형을 다음의 청구범위내에 포함시키고자 한다.
Claims (9)
- III-V 족 화합물반도체로 이루어진 기판상에, 절연막을 형성한 후, 전극재료를 부착해서 MIS 구조전극을 형성하는 방법에 있어서, 상기 기판의 표면을 인산계 부식제에 의한 처리를 시행하고 황패시베이션처리를 하고 나서, 상기 절연막을 형성하는 것을 특징으로 하는 MIS 구조전극의 형성방법.
- 제1항에 있어서, 상기 III-V족 화합물반도체는 갈륨과 비소를 함유하는 것을 특징으로 하는 MIS구조전극의 형성방법.
- 제1항에 있어서, 상기 인산계 부식제에 의한 처리는 H3PO4, H2O2및 H2O로 이루어진 부식제에 침적하는 처리인 것을 특징으로 하는 MIS 구조전극의 형성방법.
- 제1항에 있어서, 상기 황패시베이션처리는 과량의 황을 함유하는 황화암모늄용액에 침적하는 처리인 것을 특징으로 하는 MIS 구조전극의 형성방법.
- 제1항에 있어서, 상기 절연막은 ECR-CVD법에 의해 형성된은 것을 특징으로 하는 MIS 구조전극의 형성방법.
- 제1항에 있어서, 상기 절연막은 스퍼터링법에 의해 형성되는 것을 특징으로 하는 MIS 구조전극의 형성방법.
- 제1항에 있어서, 상기 절연막은 열 DVD법에 의해 형성되는 것을 특징으로 하는 MIS 구조전극의 형성방법.
- 제1항에 있어서, 상기 절연막은 SiNd로 구성하여, 380-520℃에서 어닐링하는 것을 특징으로 하는 MIS 구조전극의 형성방법.
- III-V족 화합물반도체로 이루어진 기판상에 절연막을 형성한 후, 전극재료를 부착해서 MI구조전극을 형성하는 방법에 있어서, 상기 기판의 표면을 인산계 부식제로 처리하고 셀렌패시베이션처리를 한 후, 상기 절연막을 형성하는 것을 특징으로 하는 MIS 구조전극의 형성방법.
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