JPH06132521A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH06132521A JPH06132521A JP28202792A JP28202792A JPH06132521A JP H06132521 A JPH06132521 A JP H06132521A JP 28202792 A JP28202792 A JP 28202792A JP 28202792 A JP28202792 A JP 28202792A JP H06132521 A JPH06132521 A JP H06132521A
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- semiconductor device
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Abstract
(57)【要約】
【目的】 化合物半導体基板上で良好な特性を示すＭＩ
Ｓ型デバイスを構成する。 【構成】 絶縁膜形成前にＧａＡｓ基板をイオウ（Ｓ）
でパッシベーションすることにより界面準位密度が低減
できることが知られている。本発明では、有磁場マイク
ロ波プラズマ装置内でＳ2 Ｆ2 ガスを用いたプラズマ処
理を行い、ｎ+ 型ＧａＡｓ層３およびｎ型ＧａＡｓ層２
の表面にＳ（イオウ）原子を吸着させてパッシベーショ
ン層５を形成する。Ｓ2 Ｆ2 は大量にＦ* を放出しない
ので、不要な下地エッチングが起こらない。このパッシ
ベーション前に、ＲＦバイアス・パワーを若干印加して
ＧａＡｓ表面の酸化膜等を除去すれば、界面準位密度を
一層低減させることができる。パッシベーションがドラ
イ・プロセス化されることにより、連続工程で絶縁膜が
成膜できるようになり、スループットが向上する。
Ｓ型デバイスを構成する。 【構成】 絶縁膜形成前にＧａＡｓ基板をイオウ（Ｓ）
でパッシベーションすることにより界面準位密度が低減
できることが知られている。本発明では、有磁場マイク
ロ波プラズマ装置内でＳ2 Ｆ2 ガスを用いたプラズマ処
理を行い、ｎ+ 型ＧａＡｓ層３およびｎ型ＧａＡｓ層２
の表面にＳ（イオウ）原子を吸着させてパッシベーショ
ン層５を形成する。Ｓ2 Ｆ2 は大量にＦ* を放出しない
ので、不要な下地エッチングが起こらない。このパッシ
ベーション前に、ＲＦバイアス・パワーを若干印加して
ＧａＡｓ表面の酸化膜等を除去すれば、界面準位密度を
一層低減させることができる。パッシベーションがドラ
イ・プロセス化されることにより、連続工程で絶縁膜が
成膜できるようになり、スループットが向上する。
Description
【０００１】
【産業上の利用分野】本発明はＭＩＳ（金属／絶縁体／
半導体）型半導体装置の製造方法に関し、特に化合物半
導体基板の表面に絶縁膜を形成する際の界面準位密度を
低減させることを可能とする方法に関する。
半導体）型半導体装置の製造方法に関し、特に化合物半
導体基板の表面に絶縁膜を形成する際の界面準位密度を
低減させることを可能とする方法に関する。
【０００２】
【従来の技術】ＭＩＳ構造、すなわち、金属、絶縁体、
半導体が順次積層された構造は、ＦＥＴ（電界効果トラ
ンジスタ）を構成するために不可欠の構造要素である。
このＭＩＳ構造は、Ｓｉ基板上に形成されるシリコン・
デバイスでは既に実証済みであり、特に絶縁体として酸
化シリコン（ＳｉＯ2 ）等の酸化物を用いる場合には、
ＭＯＳ（金属／酸化物／半導体）構造と呼ばれる。
半導体が順次積層された構造は、ＦＥＴ（電界効果トラ
ンジスタ）を構成するために不可欠の構造要素である。
このＭＩＳ構造は、Ｓｉ基板上に形成されるシリコン・
デバイスでは既に実証済みであり、特に絶縁体として酸
化シリコン（ＳｉＯ2 ）等の酸化物を用いる場合には、
ＭＯＳ（金属／酸化物／半導体）構造と呼ばれる。
【０００３】ところで、ＭＩＳ型半導体装置において
は、半導体と絶縁膜との間の界面準位密度をいかに低減
させるかが特性を決定する重要な鍵となる。この観点に
立って近年のデバイスの高速化のニーズに応えるべく研
究が進められている化合物半導体デバイスをみると、Ｍ
ＩＳ構造を達成することは極めて困難である。たとえ
ば、ＧａＡｓ系化合物半導体ではその表面を酸化して絶
縁膜を形成したとしても、界面のダングリング・ボンド
の再構成が難しいため、一般に１０13／ｃｍ2 ｅＶオー
ダーの界面準位密度が生ずる。この値は、ＳｉとＳｉＯ
2 の間の界面準位密度に比べて３桁ほども高い。この結
果、バイアスを印加しても半導体表面のフェルミ準位が
ピン止めされて反転が起きなかったり、仮に反転しても
ドリフト現象のような不安定な特性が現れるという不都
合が生ずる。
は、半導体と絶縁膜との間の界面準位密度をいかに低減
させるかが特性を決定する重要な鍵となる。この観点に
立って近年のデバイスの高速化のニーズに応えるべく研
究が進められている化合物半導体デバイスをみると、Ｍ
ＩＳ構造を達成することは極めて困難である。たとえ
ば、ＧａＡｓ系化合物半導体ではその表面を酸化して絶
縁膜を形成したとしても、界面のダングリング・ボンド
の再構成が難しいため、一般に１０13／ｃｍ2 ｅＶオー
ダーの界面準位密度が生ずる。この値は、ＳｉとＳｉＯ
2 の間の界面準位密度に比べて３桁ほども高い。この結
果、バイアスを印加しても半導体表面のフェルミ準位が
ピン止めされて反転が起きなかったり、仮に反転しても
ドリフト現象のような不安定な特性が現れるという不都
合が生ずる。
【０００４】化合物半導体基板上においてＳｉＯ2 やＡ
ｌ2 Ｏ3 等の無機絶縁膜を用いる試みもなされている
が、やはり界面準位密度の低減には成功していない。
ｌ2 Ｏ3 等の無機絶縁膜を用いる試みもなされている
が、やはり界面準位密度の低減には成功していない。
【０００５】この界面準位密度を下げるための技術とし
て、ＧａＡｓ基板の表面にＳ（イオウ）原子を吸着させ
る、イオウ・パッシベーションが知られている。たとえ
ば１９８９年電気情報通信学会技術研究報告（ＥＤ−８
９−６５）、あるいはＪａｐａｎｅｓｅ Ｊｏｕｒｎａ
ｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，２８（１
２），Ｌ２２５５〜２２５７（１９８９）には、ＧａＡ
ｓ基板を（ＮＨ4 ）2 Ｓx （硫化アンモニウム）溶液を
用いてウェット・エッチングすることにより、その表面
にイオウを吸着させる技術が報告されている。
て、ＧａＡｓ基板の表面にＳ（イオウ）原子を吸着させ
る、イオウ・パッシベーションが知られている。たとえ
ば１９８９年電気情報通信学会技術研究報告（ＥＤ−８
９−６５）、あるいはＪａｐａｎｅｓｅ Ｊｏｕｒｎａ
ｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，２８（１
２），Ｌ２２５５〜２２５７（１９８９）には、ＧａＡ
ｓ基板を（ＮＨ4 ）2 Ｓx （硫化アンモニウム）溶液を
用いてウェット・エッチングすることにより、その表面
にイオウを吸着させる技術が報告されている。
【０００６】また、特開平４−９１４３５号公報には、
上述のような硫化アンモニウム溶液処理に先立ち、Ｇａ
Ａｓ基板の表面をリン酸溶液でウェットエッチングする
技術が開示されている。この技術によると、リン酸系エ
ッチャントでは順メサ（順テーパー）形状のエッチング
・パターンが得られるため、 III−Ｖ族化合物半導体と
絶縁膜との界面をダングリング・ボンドを減少させる方
向で再構成することができ、よって界面準位密度を低減
できるとされている。
上述のような硫化アンモニウム溶液処理に先立ち、Ｇａ
Ａｓ基板の表面をリン酸溶液でウェットエッチングする
技術が開示されている。この技術によると、リン酸系エ
ッチャントでは順メサ（順テーパー）形状のエッチング
・パターンが得られるため、 III−Ｖ族化合物半導体と
絶縁膜との界面をダングリング・ボンドを減少させる方
向で再構成することができ、よって界面準位密度を低減
できるとされている。
【０００７】また、上述のようなウェット・プロセスに
代わり、ドライ・プロセスによりイオウ・パッシベーシ
ョンを行う技術も知られている。たとえば、特開平３−
２６５１３５号公報には、集積回路形成前のＧａＡｓ基
板の表面をＳＦ6 ガスを用いたプラズマに曝す処理を行
う技術が開示されている。これは、ＳＦ6 ガスが放電解
離条件下でプラズマ中に放出するＳ原子をＧａＡｓ基板
上に吸着させているわけである。
代わり、ドライ・プロセスによりイオウ・パッシベーシ
ョンを行う技術も知られている。たとえば、特開平３−
２６５１３５号公報には、集積回路形成前のＧａＡｓ基
板の表面をＳＦ6 ガスを用いたプラズマに曝す処理を行
う技術が開示されている。これは、ＳＦ6 ガスが放電解
離条件下でプラズマ中に放出するＳ原子をＧａＡｓ基板
上に吸着させているわけである。
【０００８】一方、上述のイオウ・パッシベーションと
は異なる発想の界面準位密度低減法として、絶縁膜を有
機化合物の薄膜で形成する技術が報告されている。これ
は、ＬＢ法（ラングミュア−ブロジェット法）による有
機薄膜形成技術の進歩に負うところが大きい。たとえ
ば、Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ，５，ｐ．１６９（１９７８）には、ｎ型Ｉ
ｎＰ基板上にステアリン酸薄膜をＬＢ法により形成し、
界面準位密度１０11／ｃｍ2 ｅＶを達成し、反転および
ＦＥＴ特性を確認したことが報告されている。
は異なる発想の界面準位密度低減法として、絶縁膜を有
機化合物の薄膜で形成する技術が報告されている。これ
は、ＬＢ法（ラングミュア−ブロジェット法）による有
機薄膜形成技術の進歩に負うところが大きい。たとえ
ば、Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ，５，ｐ．１６９（１９７８）には、ｎ型Ｉ
ｎＰ基板上にステアリン酸薄膜をＬＢ法により形成し、
界面準位密度１０11／ｃｍ2 ｅＶを達成し、反転および
ＦＥＴ特性を確認したことが報告されている。
【０００９】また、特開昭６２−６５４７１号公報に
は、ＧａＡｓ基板上にＬＢ法によりヒドラゾン化合物を
成膜する技術が開示されている。これは、非結合軌道を
有する有機分子を半導体表面のダングリング・ボンドに
結合させることにより、結合軌道のエネルギー準位を化
合物半導体の価電子帯よりも上に、また反結合軌道のエ
ネルギー準位を伝導帯よりも下に形成させ、これにより
禁制帯内のエネルギー準位密度を低減させることを意図
したものである。
は、ＧａＡｓ基板上にＬＢ法によりヒドラゾン化合物を
成膜する技術が開示されている。これは、非結合軌道を
有する有機分子を半導体表面のダングリング・ボンドに
結合させることにより、結合軌道のエネルギー準位を化
合物半導体の価電子帯よりも上に、また反結合軌道のエ
ネルギー準位を伝導帯よりも下に形成させ、これにより
禁制帯内のエネルギー準位密度を低減させることを意図
したものである。
【００１０】
【発明が解決しようとする課題】しかしながら、これら
の従来の技術はそれぞれに問題点を残している。まず、
（ＮＨ4 ）2 Ｓx （硫化アンモニウム）溶液を用いたイ
オウ・パッシベーションでは、化合物半導体基板のエッ
チングも進行する。したがって、この基板の表面に予め
不純物が導入されている場合には、この不純物添加領域
が除去され、所望のＭＩＳ特性が得られない虞れがあ
る。この問題は、リン酸溶液を用いたウェットエッチン
グでは一層顕在化する。また、これらのウェット・プロ
セスでは、Ｓの堆積過程とエッチング過程とを独立に制
御することが不可能であるため、イオウ・パッシベーシ
ョンの再現性も十分に優れているとは言えない。
の従来の技術はそれぞれに問題点を残している。まず、
（ＮＨ4 ）2 Ｓx （硫化アンモニウム）溶液を用いたイ
オウ・パッシベーションでは、化合物半導体基板のエッ
チングも進行する。したがって、この基板の表面に予め
不純物が導入されている場合には、この不純物添加領域
が除去され、所望のＭＩＳ特性が得られない虞れがあ
る。この問題は、リン酸溶液を用いたウェットエッチン
グでは一層顕在化する。また、これらのウェット・プロ
セスでは、Ｓの堆積過程とエッチング過程とを独立に制
御することが不可能であるため、イオウ・パッシベーシ
ョンの再現性も十分に優れているとは言えない。
【００１１】さらに別の問題として、絶縁膜の形成前に
かかる溶液処理を行うプロセスでは、製造装置の大規模
化が避けられない。ＭＩＳ型半導体装置の絶縁膜は一般
にスパッタリングやＣＶＤ等のドライプロセスで行われ
るため、この絶縁膜の形成前にウェット・プロセスを行
おうとすると、当然ながら製造装置の台数やこれらによ
るクリーンルーム内の占有面積が増大するからである。
この結果、経済性やスループットが損なわれる虞れが大
きい。
かかる溶液処理を行うプロセスでは、製造装置の大規模
化が避けられない。ＭＩＳ型半導体装置の絶縁膜は一般
にスパッタリングやＣＶＤ等のドライプロセスで行われ
るため、この絶縁膜の形成前にウェット・プロセスを行
おうとすると、当然ながら製造装置の台数やこれらによ
るクリーンルーム内の占有面積が増大するからである。
この結果、経済性やスループットが損なわれる虞れが大
きい。
【００１２】上述の不純物添加領域が除去される問題
は、ウェット・プロセスのみならず、ＳＦ6 ガスを用い
たプラズマ処理においても同様に生ずる。かかるドライ
・プロセスでは、放電条件の制御により堆積過程とエッ
チング過程のバランスをとることは可能である。しか
し、ＳＦ6 は放電解離条件下でＳ原子を放出すると同時
に大量のＦ* （フッ素ラジカル）を生成するので、これ
が多くの化合物半導体に対してエッチャントとして作用
してしまう虞れが大きい。
は、ウェット・プロセスのみならず、ＳＦ6 ガスを用い
たプラズマ処理においても同様に生ずる。かかるドライ
・プロセスでは、放電条件の制御により堆積過程とエッ
チング過程のバランスをとることは可能である。しか
し、ＳＦ6 は放電解離条件下でＳ原子を放出すると同時
に大量のＦ* （フッ素ラジカル）を生成するので、これ
が多くの化合物半導体に対してエッチャントとして作用
してしまう虞れが大きい。
【００１３】一方、ＬＢ法による有機絶縁膜の形成にお
いては、界面準位密度がかなり低減されたものの、Ｓｉ
／ＳｉＯ2 の界面準位密度に比べればまだ高い。これ
は、ＬＢ法において本質的に避け難い問題である。すな
わち、ＬＢ法では表面に有機分子膜を展開させた水槽中
に化合物半導体基板を浸漬し、この分子膜を基板上に移
し取る方法で薄膜を形成するため、基板の表面酸化の虞
れが常に存在しているからである。
いては、界面準位密度がかなり低減されたものの、Ｓｉ
／ＳｉＯ2 の界面準位密度に比べればまだ高い。これ
は、ＬＢ法において本質的に避け難い問題である。すな
わち、ＬＢ法では表面に有機分子膜を展開させた水槽中
に化合物半導体基板を浸漬し、この分子膜を基板上に移
し取る方法で薄膜を形成するため、基板の表面酸化の虞
れが常に存在しているからである。
【００１４】そこで本発明は、これらの問題をすべて解
決し、絶縁膜の形成と同様にドライ・プロセスによるイ
オウ・パッシベーションを、化合物半導体基板の不要な
エッチングを伴うことなく再現性良く行う方法を提供す
ることを目的とする。
決し、絶縁膜の形成と同様にドライ・プロセスによるイ
オウ・パッシベーションを、化合物半導体基板の不要な
エッチングを伴うことなく再現性良く行う方法を提供す
ることを目的とする。
【００１５】
【課題を解決するための手段】本発明のＭＩＳ型半導体
装置の製造方法は、上述の目的を達成するために提案さ
れるものであり、絶縁膜を成膜する前の化合物半導体基
板に対してＳ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10，Ｓ3
Ｃｌ2 ，Ｓ2 Ｃｌ2 ，ＳＣｌ2 ，Ｓ3 Ｂｒ2 ，Ｓ2 Ｂｒ
2 ，ＳＢｒ2 から選ばれる少なくとも１種類のハロゲン
化イオウを含むガスを用いてプラズマ処理を行うもので
ある。
装置の製造方法は、上述の目的を達成するために提案さ
れるものであり、絶縁膜を成膜する前の化合物半導体基
板に対してＳ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10，Ｓ3
Ｃｌ2 ，Ｓ2 Ｃｌ2 ，ＳＣｌ2 ，Ｓ3 Ｂｒ2 ，Ｓ2 Ｂｒ
2 ，ＳＢｒ2 から選ばれる少なくとも１種類のハロゲン
化イオウを含むガスを用いてプラズマ処理を行うもので
ある。
【００１６】本発明はまた、前記プラズマ処理と前記絶
縁膜の成膜とを、前記化合物半導体基板を大気開放する
ことなく連続的に行うものである。
縁膜の成膜とを、前記化合物半導体基板を大気開放する
ことなく連続的に行うものである。
【００１７】本発明はまた、前記プラズマ処理に用いら
れる前記ガスがＨ2 ，Ｈ2 Ｓ，シラン系化合物から選ば
れる少なくとも１種類のハロゲン・ラジカル消費性化合
物を含むものである。
れる前記ガスがＨ2 ，Ｈ2 Ｓ，シラン系化合物から選ば
れる少なくとも１種類のハロゲン・ラジカル消費性化合
物を含むものである。
【００１８】本発明はまた、前記プラズマ処理に用いら
れる前記ガスが窒素系化合物を含むものである。
れる前記ガスが窒素系化合物を含むものである。
【００１９】本発明はまた、前記プラズマ処理の前半で
は前記化合物半導体基板の表面を清浄化し、後半ではイ
オウ系堆積物によるパッシベーションを行うものであ
る。
は前記化合物半導体基板の表面を清浄化し、後半ではイ
オウ系堆積物によるパッシベーションを行うものであ
る。
【００２０】本発明はまた、前記プラズマ処理を有磁場
マイクロ波プラズマ装置を用いて行うものである。
マイクロ波プラズマ装置を用いて行うものである。
【００２１】本発明はまた、前記絶縁膜をＳ2 Ｆ2 ，Ｓ
Ｆ2 ，ＳＦ4 ，Ｓ2 Ｆ10，Ｓ3 Ｃｌ 2 ，Ｓ2 Ｃｌ2 ，Ｓ
Ｃｌ2 ，Ｓ3 Ｂｒ2 ，Ｓ2 Ｂｒ2 ，ＳＢｒ2 から選ばれ
る少なくとも１種類のハロゲン化イオウを含むガスが放
電解離条件下でプラズマ中に生成するイオウ系生成物を
堆積させることにより成膜するものである。
Ｆ2 ，ＳＦ4 ，Ｓ2 Ｆ10，Ｓ3 Ｃｌ 2 ，Ｓ2 Ｃｌ2 ，Ｓ
Ｃｌ2 ，Ｓ3 Ｂｒ2 ，Ｓ2 Ｂｒ2 ，ＳＢｒ2 から選ばれ
る少なくとも１種類のハロゲン化イオウを含むガスが放
電解離条件下でプラズマ中に生成するイオウ系生成物を
堆積させることにより成膜するものである。
【００２２】本発明はまた、前記絶縁膜の成膜に用いら
れる前記ガスがＨ2 ，Ｈ2 Ｓ，シラン系化合物から選ば
れる少なくとも１種類のハロゲン・ラジカル消費性化合
物を含むものである。
れる前記ガスがＨ2 ，Ｈ2 Ｓ，シラン系化合物から選ば
れる少なくとも１種類のハロゲン・ラジカル消費性化合
物を含むものである。
【００２３】本発明はまた、前記絶縁膜の成膜を有磁場
マイクロ波プラズマ装置を用いて行うものである。
マイクロ波プラズマ装置を用いて行うものである。
【００２４】本発明はさらに、前記絶縁膜の成膜後に、
前記化合物半導体基板に対して熱処理を行うものであ
る。
前記化合物半導体基板に対して熱処理を行うものであ
る。
【００２５】
【作用】本発明者はドライ・プロセスで行うことがで
き、かつ後工程の絶縁膜の成膜と連続的に行える方法と
して、プラズマ処理によるイオウ・パッシベーションに
着目した。ただし、本発明でプラズマ生成に用いるガス
は、従来のＳＦ6 のように１分子から大量のＦ* を生成
するような化合物を含まず、代わりにＳ／Ｘ比〔分子内
のＳ原子数とＸ（ハロゲン）原子数の比〕が比較的大き
いハロゲン化イオウを含む。これらのハロゲン化イオウ
のうち、Ｓ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10の４種類
のフッ化イオウについては本願出願人が先に特開平４−
８４４２７号公報にＳｉＯx 系化合物層のエッチング・
ガスとして提案しており、他の塩化イオウおよび臭化イ
オウについては同じく本願出願人が先に特願平３−２１
０５１６号明細書においてＳｉ系材料層のエッチング・
ガスとして提案している。いずれも、放電解離条件下で
大過剰のハロゲン・ラジカルを生成しないため、下地の
化合物半導体基板に対してダメージを最小限に抑えなが
ら、イオウ・パッシベーションを行うことができる。
き、かつ後工程の絶縁膜の成膜と連続的に行える方法と
して、プラズマ処理によるイオウ・パッシベーションに
着目した。ただし、本発明でプラズマ生成に用いるガス
は、従来のＳＦ6 のように１分子から大量のＦ* を生成
するような化合物を含まず、代わりにＳ／Ｘ比〔分子内
のＳ原子数とＸ（ハロゲン）原子数の比〕が比較的大き
いハロゲン化イオウを含む。これらのハロゲン化イオウ
のうち、Ｓ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10の４種類
のフッ化イオウについては本願出願人が先に特開平４−
８４４２７号公報にＳｉＯx 系化合物層のエッチング・
ガスとして提案しており、他の塩化イオウおよび臭化イ
オウについては同じく本願出願人が先に特願平３−２１
０５１６号明細書においてＳｉ系材料層のエッチング・
ガスとして提案している。いずれも、放電解離条件下で
大過剰のハロゲン・ラジカルを生成しないため、下地の
化合物半導体基板に対してダメージを最小限に抑えなが
ら、イオウ・パッシベーションを行うことができる。
【００２６】このイオウ・パッシベーションと絶縁膜の
成膜とは、ほぼ共通のプラズマ・プロセスにより実施可
能である。つまり、プラズマ処理と前記絶縁膜の成膜と
を、前記化合物半導体基板を大気開放することなく連続
的に行うことができる。具体的には、ゲート・バルブを
介して接続された複数のプラズマ・チャンバ間で被処理
基板を搬送しながら複数の工程を連続的に行うことがで
きる、いわゆるマルチ・チャンバ・システム（クラスタ
ー・ツールとも呼ばれる）と称される装置を用いること
により可能となる。この場合、パッシベーションから絶
縁膜の成膜までが一貫して高真空下で行われるため、ス
ループットの大幅な改善が可能であり、しかもウェット
・プロセスを含む場合に比べて装置全体の占有面積やラ
ンニング・コストも減少させることができる。
成膜とは、ほぼ共通のプラズマ・プロセスにより実施可
能である。つまり、プラズマ処理と前記絶縁膜の成膜と
を、前記化合物半導体基板を大気開放することなく連続
的に行うことができる。具体的には、ゲート・バルブを
介して接続された複数のプラズマ・チャンバ間で被処理
基板を搬送しながら複数の工程を連続的に行うことがで
きる、いわゆるマルチ・チャンバ・システム（クラスタ
ー・ツールとも呼ばれる）と称される装置を用いること
により可能となる。この場合、パッシベーションから絶
縁膜の成膜までが一貫して高真空下で行われるため、ス
ループットの大幅な改善が可能であり、しかもウェット
・プロセスを含む場合に比べて装置全体の占有面積やラ
ンニング・コストも減少させることができる。
【００２７】前記プラズマ処理に用いられるガスに
Ｈ2 ，Ｈ2 Ｓ，シラン系化合物から選ばれる少なくとも
１種類のハロゲン・ラジカル消費性化合物を添加しても
良い。これは、上記ハロゲン・ラジカル消費性化合物か
ら解離生成するＨ* やＳｉ* 等のラジカルにハロゲン・
ラジカルの一部を捕捉消費させるためである。これによ
り、ラジカルに起因するダメージが徹底的に抑制される
ことはもちろん、プラズマの見掛け上のＳ／Ｘ比が上昇
して相対的にＳに富んだ状態となり、Ｓの堆積が促進さ
れる。
Ｈ2 ，Ｈ2 Ｓ，シラン系化合物から選ばれる少なくとも
１種類のハロゲン・ラジカル消費性化合物を添加しても
良い。これは、上記ハロゲン・ラジカル消費性化合物か
ら解離生成するＨ* やＳｉ* 等のラジカルにハロゲン・
ラジカルの一部を捕捉消費させるためである。これによ
り、ラジカルに起因するダメージが徹底的に抑制される
ことはもちろん、プラズマの見掛け上のＳ／Ｘ比が上昇
して相対的にＳに富んだ状態となり、Ｓの堆積が促進さ
れる。
【００２８】あるいは、前記プラズマ処理に用いられる
ガスに窒素系化合物を添加しても良い。これは、窒化イ
オウ系化合物の生成を意図したものである。窒化イオウ
系化合物としては、本願出願人が先に特願平３−３０１
２８１号明細書に提案したような種々の化合物が存在す
るが、本発明において特に重要な寄与をなすと考えられ
る化合物はポリマー状のポリチアジル（ＳＮ）x であ
る。
ガスに窒素系化合物を添加しても良い。これは、窒化イ
オウ系化合物の生成を意図したものである。窒化イオウ
系化合物としては、本願出願人が先に特願平３−３０１
２８１号明細書に提案したような種々の化合物が存在す
るが、本発明において特に重要な寄与をなすと考えられ
る化合物はポリマー状のポリチアジル（ＳＮ）x であ
る。
【００２９】ところで、上述のプラズマ処理において
は、放電条件を制御すればハロゲン・ラジカルによるエ
ッチング過程とイオウ系生成物の堆積過程とのバランス
を適宜変更することができる。この特性を巧みに利用
し、前記プラズマ処理の前半では前記化合物半導体基板
の表面を清浄化し、後半ではイオウ系堆積物によるパッ
シベーションを行うことができる。ここで、上記の清浄
化とは、化合物半導体基板の表面に存在して界面準位密
度を増大させる原因となる酸化膜等をエッチングして除
去することである。なお、このエッチングはごく浅く行
われるべきであり、予め形成された不純物添加領域等を
決して浸食することがあってはならない。この点におい
て、本発明の清浄化は相対的にハロゲン・ラジカルの少
ない条件下でイオウ系生成物の堆積過程と競合しながら
進行するため、極めて有利である。
は、放電条件を制御すればハロゲン・ラジカルによるエ
ッチング過程とイオウ系生成物の堆積過程とのバランス
を適宜変更することができる。この特性を巧みに利用
し、前記プラズマ処理の前半では前記化合物半導体基板
の表面を清浄化し、後半ではイオウ系堆積物によるパッ
シベーションを行うことができる。ここで、上記の清浄
化とは、化合物半導体基板の表面に存在して界面準位密
度を増大させる原因となる酸化膜等をエッチングして除
去することである。なお、このエッチングはごく浅く行
われるべきであり、予め形成された不純物添加領域等を
決して浸食することがあってはならない。この点におい
て、本発明の清浄化は相対的にハロゲン・ラジカルの少
ない条件下でイオウ系生成物の堆積過程と競合しながら
進行するため、極めて有利である。
【００３０】前記プラズマ処理および前記絶縁膜の成膜
は、有磁場マイクロ波プラズマ装置を用いて行うことが
特に有効である。有磁場マイクロ波プラズマ装置は、磁
界中における電子の円運動周波数に共鳴〔電子サイクロ
トロン（ＥＣＲ）共鳴〕させてマイクロ波を導入するこ
とにより、低ガス圧下で高活性のプラズマを生成できる
装置である。ＥＣＲプラズマ中では多量に存在する電子
の円運動による磁気モーメントと磁界との相互作用によ
りイオンの輸送が起こり、適度なエネルギーのイオン衝
撃が得られる。このエネルギーは２０〜３０ｅＶ程度で
あり、基板にダメージをほとんど与えない。しかも、こ
のタイプの装置は基板バイアスを併用すれば、一般的な
平行平板型の装置等と異なりプラズマ密度とイオン・エ
ネルギーとを独立に制御できる。したがって、たとえば
プラズマ処理時にはある程度の大きさのイオン・エネル
ギーを与え、続く絶縁膜の成膜時にはイオン・エネルギ
ーをほとんど与えない、といった条件の切り替えが極め
て容易に行えるのである。
は、有磁場マイクロ波プラズマ装置を用いて行うことが
特に有効である。有磁場マイクロ波プラズマ装置は、磁
界中における電子の円運動周波数に共鳴〔電子サイクロ
トロン（ＥＣＲ）共鳴〕させてマイクロ波を導入するこ
とにより、低ガス圧下で高活性のプラズマを生成できる
装置である。ＥＣＲプラズマ中では多量に存在する電子
の円運動による磁気モーメントと磁界との相互作用によ
りイオンの輸送が起こり、適度なエネルギーのイオン衝
撃が得られる。このエネルギーは２０〜３０ｅＶ程度で
あり、基板にダメージをほとんど与えない。しかも、こ
のタイプの装置は基板バイアスを併用すれば、一般的な
平行平板型の装置等と異なりプラズマ密度とイオン・エ
ネルギーとを独立に制御できる。したがって、たとえば
プラズマ処理時にはある程度の大きさのイオン・エネル
ギーを与え、続く絶縁膜の成膜時にはイオン・エネルギ
ーをほとんど与えない、といった条件の切り替えが極め
て容易に行えるのである。
【００３１】ところで、パッシベーションの目的のため
には、イオウが化合物半導体基板の上に数原子層の厚さ
に吸着されていれば十分である。しかし、イオウがある
程度の膜厚まで堆積すれば、これ自身が絶縁膜として機
能できるようになる。そこで、同様のハロゲン化イオウ
を用いてイオウ系生成物を堆積させることができる。こ
のプロセスはすなわち、プラズマＣＶＤである。
には、イオウが化合物半導体基板の上に数原子層の厚さ
に吸着されていれば十分である。しかし、イオウがある
程度の膜厚まで堆積すれば、これ自身が絶縁膜として機
能できるようになる。そこで、同様のハロゲン化イオウ
を用いてイオウ系生成物を堆積させることができる。こ
のプロセスはすなわち、プラズマＣＶＤである。
【００３２】そこで、この絶縁膜の成膜に用いるガスに
前述のハロゲン・ラジカル消費性化合物を添加し、イオ
ウ系生成物の堆積効率を高めることができる。さらに、
この絶縁膜の成膜に有磁場マイクロ波プラズマ装置を用
いることが有効である。これも、低ダメージ化を狙いと
したものである。
前述のハロゲン・ラジカル消費性化合物を添加し、イオ
ウ系生成物の堆積効率を高めることができる。さらに、
この絶縁膜の成膜に有磁場マイクロ波プラズマ装置を用
いることが有効である。これも、低ダメージ化を狙いと
したものである。
【００３３】絶縁膜の成膜後には、化合物半導体基板に
対して熱処理を行う。これはプラズマ照射に起因して発
生したダメージを回復させるための操作である。上述の
有磁場マイクロ波プラズマ装置を用いた場合にはもとも
とダメージの発生は極めて少ないが、その上にさらにか
かる熱処理を行うことにより、より一層優れた界面特性
を有するＭＩＳ型半導体装置を得ることができる。
対して熱処理を行う。これはプラズマ照射に起因して発
生したダメージを回復させるための操作である。上述の
有磁場マイクロ波プラズマ装置を用いた場合にはもとも
とダメージの発生は極めて少ないが、その上にさらにか
かる熱処理を行うことにより、より一層優れた界面特性
を有するＭＩＳ型半導体装置を得ることができる。
【００３４】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００３５】ここで、具体的なプロセス例の説明に入る
前に、以下の各実施例で使用したプラズマ装置の構成に
ついて、図３を参照しながら概説する。この装置は、同
様の構成を有する２台の有磁場マイクロ波プラズマ装置
１００，１０１がゲート・バルブ３３を介して連結され
たものである。この装置において、マグネトロン２０，
４０から発生した周波数２．４５ＧＨｚのマイクロ波
は、矩形導波管２１，４１および円筒形導波管２２，４
２により石英製のベルジャー２３，４３へ導かれる。こ
のベルジャー２３，４３は、ウェハＷの搬出入を行うた
めのチャンバ２９，４９に接続されており、その内部は
図示されない高真空排気系統により各々排気孔３０，５
０を通じて矢印Ａ方向に排気されている。また、上記ベ
ルジャー２３，４３内へは、ガス導入管２５，４５を通
じて矢印Ｂ方向からプラズマ処理もしくは絶縁膜の成膜
に必要なガスが導入される。上記円筒形導波管２３，４
３は、ソレノイド・コイル２４，４４に周回されてい
る。このソレノイド・コイル２４，４４により形成され
る８．７５×１０-2Ｔ（８７５Ｇ）の磁場とマイクロ波
とが上記ガスに作用することにより、ベルジャー２３，
４３の内部でＥＣＲ放電が起こり、ＥＣＲプラズマＰが
生成される。
前に、以下の各実施例で使用したプラズマ装置の構成に
ついて、図３を参照しながら概説する。この装置は、同
様の構成を有する２台の有磁場マイクロ波プラズマ装置
１００，１０１がゲート・バルブ３３を介して連結され
たものである。この装置において、マグネトロン２０，
４０から発生した周波数２．４５ＧＨｚのマイクロ波
は、矩形導波管２１，４１および円筒形導波管２２，４
２により石英製のベルジャー２３，４３へ導かれる。こ
のベルジャー２３，４３は、ウェハＷの搬出入を行うた
めのチャンバ２９，４９に接続されており、その内部は
図示されない高真空排気系統により各々排気孔３０，５
０を通じて矢印Ａ方向に排気されている。また、上記ベ
ルジャー２３，４３内へは、ガス導入管２５，４５を通
じて矢印Ｂ方向からプラズマ処理もしくは絶縁膜の成膜
に必要なガスが導入される。上記円筒形導波管２３，４
３は、ソレノイド・コイル２４，４４に周回されてい
る。このソレノイド・コイル２４，４４により形成され
る８．７５×１０-2Ｔ（８７５Ｇ）の磁場とマイクロ波
とが上記ガスに作用することにより、ベルジャー２３，
４３の内部でＥＣＲ放電が起こり、ＥＣＲプラズマＰが
生成される。
【００３６】上記チャンバ２９，４９には、ＥＣＲプラ
ズマＰに面してウェハＷを保持するためのウェハ載置電
極２６，４６が配設されている。このウェハ載置電極２
６，４６には、ブロッキング・コンデンサ３１，５１を
介してＲＦ電源３２，５２が接続されており、必要に応
じてＲＦバイアス・パワーを印加するようになされてい
る。また、上記ウェハ載置電極２６，４６にはヒータ２
７，４７と冷却配管２８，４８が埋設されており、必要
に応じてウェハＷを加熱もしくは冷却するようになされ
ている。
ズマＰに面してウェハＷを保持するためのウェハ載置電
極２６，４６が配設されている。このウェハ載置電極２
６，４６には、ブロッキング・コンデンサ３１，５１を
介してＲＦ電源３２，５２が接続されており、必要に応
じてＲＦバイアス・パワーを印加するようになされてい
る。また、上記ウェハ載置電極２６，４６にはヒータ２
７，４７と冷却配管２８，４８が埋設されており、必要
に応じてウェハＷを加熱もしくは冷却するようになされ
ている。
【００３７】なお、先の説明および図３では便宜上、ウ
ェハ載置電極２６，４６にヒータ２７，４７と冷却配管
２８，４８とが一緒に埋設されているような表現を用い
たが、このウェハ載置電極２６，４６上で後述のように
マイナス数十℃の中低温域からプラス数百℃の高温域に
わたる広い温度範囲で温度制御を行おうとすると、ウェ
ハ載置電極２６，４６自身の熱容量により昇降温速度が
制限され、スループットを大幅に損なう虞れが大きい。
ェハ載置電極２６，４６にヒータ２７，４７と冷却配管
２８，４８とが一緒に埋設されているような表現を用い
たが、このウェハ載置電極２６，４６上で後述のように
マイナス数十℃の中低温域からプラス数百℃の高温域に
わたる広い温度範囲で温度制御を行おうとすると、ウェ
ハ載置電極２６，４６自身の熱容量により昇降温速度が
制限され、スループットを大幅に損なう虞れが大きい。
【００３８】そこで実際には、本願出願人が先に特願平
３−３０１２７９号明細書において提案したような、ウ
ェハ載置電極を２重構造とした有磁場マイクロ波プラズ
マ装置を用いることが特に推奨される。このウェハ載置
電極は、冷却配管を内蔵する外周側電極と、ヒータを内
蔵する内周側電極との組合せにより構成される。低温プ
ロセス時には、ヒータをＯＦＦとした状態で両電極を接
合一体化させてウェハを冷却し、高温プロセス時にはヒ
ータをＯＮとした状態で両電極を離間させ、内周側電極
上に載置されたウェハを加熱する。これにより、昇降温
速度を大幅に短縮することができる。
３−３０１２７９号明細書において提案したような、ウ
ェハ載置電極を２重構造とした有磁場マイクロ波プラズ
マ装置を用いることが特に推奨される。このウェハ載置
電極は、冷却配管を内蔵する外周側電極と、ヒータを内
蔵する内周側電極との組合せにより構成される。低温プ
ロセス時には、ヒータをＯＦＦとした状態で両電極を接
合一体化させてウェハを冷却し、高温プロセス時にはヒ
ータをＯＮとした状態で両電極を離間させ、内周側電極
上に載置されたウェハを加熱する。これにより、昇降温
速度を大幅に短縮することができる。
【００３９】以下、上述の装置を用いた具体的なプロセ
ス例について説明する。
ス例について説明する。
【００４０】実施例１ 本実施例は、本発明をＧａＡｓ基板を用いたＭＩＳ−Ｆ
ＥＴの製造に適用し、ＳｉＮ絶縁膜の形成前にＧａＡｓ
基板をＳ2 Ｆ2 ガスを用いてパッシベーションした例で
ある。このプロセスを、図１を参照しながら説明する。
本実施例で処理サンプルとして用いたウェハを、図１
（ａ）に示す。このウェハは、ｐ- 型ＧａＡｓ基板１
（図中ではｐ- −ＧａＡｓと略記する。）上にたとえば
ＭＯＣＶＤ法によりチャネル領域を構成するためのｎ型
ＧａＡｓ層２（図中ではｎ−ＧａＡｓと略記する。）
と、ソース／ドレイン領域を形成するためのｎ + 型Ｇａ
Ａｓ層３（図中ではｎ+ −ＧａＡｓと略記する。）とを
順次積層し、図示されないレジスト・マスクを介して少
なくとも上記ｎ+ 型ＧａＡｓ層３をメサ・エッチングす
ることにより、ゲート・リセス４を形成したものであ
る。
ＥＴの製造に適用し、ＳｉＮ絶縁膜の形成前にＧａＡｓ
基板をＳ2 Ｆ2 ガスを用いてパッシベーションした例で
ある。このプロセスを、図１を参照しながら説明する。
本実施例で処理サンプルとして用いたウェハを、図１
（ａ）に示す。このウェハは、ｐ- 型ＧａＡｓ基板１
（図中ではｐ- −ＧａＡｓと略記する。）上にたとえば
ＭＯＣＶＤ法によりチャネル領域を構成するためのｎ型
ＧａＡｓ層２（図中ではｎ−ＧａＡｓと略記する。）
と、ソース／ドレイン領域を形成するためのｎ + 型Ｇａ
Ａｓ層３（図中ではｎ+ −ＧａＡｓと略記する。）とを
順次積層し、図示されないレジスト・マスクを介して少
なくとも上記ｎ+ 型ＧａＡｓ層３をメサ・エッチングす
ることにより、ゲート・リセス４を形成したものであ
る。
【００４１】次に、このウェハを、図３に示した装置の
有磁場マイクロ波プラズマ装置１００のチャンバ２９内
にセットし、一例として下記の条件でプラズマ処理を行
った。 Ｓ2 Ｆ2 流量 ５．０ ＳＣＣＭ ガス圧 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −１０ ℃ ここで、ウェハの冷却は、冷却配管２８にエタノール系
冷媒を循環させることにより行った。
有磁場マイクロ波プラズマ装置１００のチャンバ２９内
にセットし、一例として下記の条件でプラズマ処理を行
った。 Ｓ2 Ｆ2 流量 ５．０ ＳＣＣＭ ガス圧 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −１０ ℃ ここで、ウェハの冷却は、冷却配管２８にエタノール系
冷媒を循環させることにより行った。
【００４２】このプラズマ処理の過程では、Ｓ2 Ｆ2 か
ら解離生成するＳ原子が低温冷却されたウェハの表面に
堆積し、図１（ｂ）に示されるように厚さ約１０ｎｍの
極めて薄いパッシベーション層５が形成された。Ｓ2 Ｆ
2 からはＦ* も生成するが、その絶対量は少なく、また
ウェハの低温冷却によりＦ* の反応性も低下している。
したがって、ｎ+ 型ＧａＡｓ層３およびｎ型ＧａＡｓ層
２が何ら不必要にエッチングされることはなかった。
ら解離生成するＳ原子が低温冷却されたウェハの表面に
堆積し、図１（ｂ）に示されるように厚さ約１０ｎｍの
極めて薄いパッシベーション層５が形成された。Ｓ2 Ｆ
2 からはＦ* も生成するが、その絶対量は少なく、また
ウェハの低温冷却によりＦ* の反応性も低下している。
したがって、ｎ+ 型ＧａＡｓ層３およびｎ型ＧａＡｓ層
２が何ら不必要にエッチングされることはなかった。
【００４３】次に、上記ウェハを図示されない別の有磁
場マイクロ波プラズマ装置へ移送し、一例として下記の
条件でＥＣＲ−ＣＶＤを行い、ＳｉＮ絶縁膜を成膜し
た。 ＳｉＨ4 流量 ２０ ＳＣＣＭ Ｎ2 Ｏ流量 ４０ ＳＣＣＭ ガス圧 １．３ Ｐａ マイクロ波パワー ８００ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 ３５０ ℃ このＥＣＲ−ＣＶＤにより、ウェハの表面は図１（ｃ）
に示されるように、厚さ約３０ｎｍのＳｉＮ絶縁膜６で
被覆された。このとき、ウェハはウェハ載置電極に埋設
されたヒータにより加熱されているため、上記パッシベ
ーション層５を構成するＳ原子は、下地表面のＧａ原子
やＡｓ原子との直接的な相互作用により吸着されている
ものを除いて昇華除去された。
場マイクロ波プラズマ装置へ移送し、一例として下記の
条件でＥＣＲ−ＣＶＤを行い、ＳｉＮ絶縁膜を成膜し
た。 ＳｉＨ4 流量 ２０ ＳＣＣＭ Ｎ2 Ｏ流量 ４０ ＳＣＣＭ ガス圧 １．３ Ｐａ マイクロ波パワー ８００ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 ３５０ ℃ このＥＣＲ−ＣＶＤにより、ウェハの表面は図１（ｃ）
に示されるように、厚さ約３０ｎｍのＳｉＮ絶縁膜６で
被覆された。このとき、ウェハはウェハ載置電極に埋設
されたヒータにより加熱されているため、上記パッシベ
ーション層５を構成するＳ原子は、下地表面のＧａ原子
やＡｓ原子との直接的な相互作用により吸着されている
ものを除いて昇華除去された。
【００４４】本実施例では、ウェハを一旦大気開放して
プラズマ装置間を搬送したが、パッシベーション層５が
再現性良く形成できるために、搬送中に表面酸化等が生
ずることはなかった。
プラズマ装置間を搬送したが、パッシベーション層５が
再現性良く形成できるために、搬送中に表面酸化等が生
ずることはなかった。
【００４５】この後、通常の方法にしたがって電極を形
成した。すなわち、図１（ｄ）に示されるように、ｎ+
−ＧａＡｓ層３からなるソース／ドレイン領域上でＳｉ
Ｎ絶縁膜６を選択的に除去し、この部分にＡｕＧｅ合金
等のオーミック電極材料によりソース／ドレイン電極７
を形成し、またゲート・リセス内４のＳｉＮ絶縁膜６の
上にはＡｌ等の電極材料によりゲート電極８を形成し
た。
成した。すなわち、図１（ｄ）に示されるように、ｎ+
−ＧａＡｓ層３からなるソース／ドレイン領域上でＳｉ
Ｎ絶縁膜６を選択的に除去し、この部分にＡｕＧｅ合金
等のオーミック電極材料によりソース／ドレイン電極７
を形成し、またゲート・リセス内４のＳｉＮ絶縁膜６の
上にはＡｌ等の電極材料によりゲート電極８を形成し
た。
【００４６】このようにして製造されたＭＩＳ−ＦＥＴ
は、界面準位密度が低減されているため、少ない消費電
力にて高速動作を示した。また、製造歩留りも良好であ
った。
は、界面準位密度が低減されているため、少ない消費電
力にて高速動作を示した。また、製造歩留りも良好であ
った。
【００４７】実施例２ 本実施例は、プラズマ処理にＳ2 Ｆ2 ／Ｈ2 混合ガスを
用いた例である。まず、図１（ａ）に示したウェハを図
３の有磁場マイクロ波プラズマ装置１００のチャンバ２
９にセットし、一例として下記の条件でプラズマ処理を
行った。 Ｓ2 Ｆ2 流量 ５．０ ＳＣＣＭ Ｈ2 流量 １．０ ＳＣＣＭ ガス圧 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −１０ ℃ 本実施例では、Ｈ2 から解離生成するＨ* によりＦ* の
一部が捕捉されるため、実施例１よりもさらに効率良く
Ｓ原子を堆積させ、パッシベーション層５を形成するこ
とができた。
用いた例である。まず、図１（ａ）に示したウェハを図
３の有磁場マイクロ波プラズマ装置１００のチャンバ２
９にセットし、一例として下記の条件でプラズマ処理を
行った。 Ｓ2 Ｆ2 流量 ５．０ ＳＣＣＭ Ｈ2 流量 １．０ ＳＣＣＭ ガス圧 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −１０ ℃ 本実施例では、Ｈ2 から解離生成するＨ* によりＦ* の
一部が捕捉されるため、実施例１よりもさらに効率良く
Ｓ原子を堆積させ、パッシベーション層５を形成するこ
とができた。
【００４８】次に、実施例１と同じ条件にてＳｉＮ絶縁
膜６を成膜した。ただし、本実施例におけるＳｉＮ絶縁
膜６の成膜は、上記チャンバ２９にゲート・バルブ３３
を介して隣接される隣の有磁場マイクロ波プラズマ装置
１０１のチャンバ４９内で行った。このことにより、ス
ループットを大幅に改善することができた。後工程の各
電極の形成については、実施例１で上述したとおりであ
る。
膜６を成膜した。ただし、本実施例におけるＳｉＮ絶縁
膜６の成膜は、上記チャンバ２９にゲート・バルブ３３
を介して隣接される隣の有磁場マイクロ波プラズマ装置
１０１のチャンバ４９内で行った。このことにより、ス
ループットを大幅に改善することができた。後工程の各
電極の形成については、実施例１で上述したとおりであ
る。
【００４９】実施例３ 本実施例では、プラズマ処理にＳ2 Ｆ2 ／Ｎ2 混合ガス
を用い、窒化イオウ系化合物によるパッシベーションを
行った。まず、図１（ａ）に示したウェハを図３の有磁
場マイクロ波プラズマ装置１００のチャンバ２９にセッ
トし、一例として下記の条件でプラズマ処理を行った。
を用い、窒化イオウ系化合物によるパッシベーションを
行った。まず、図１（ａ）に示したウェハを図３の有磁
場マイクロ波プラズマ装置１００のチャンバ２９にセッ
トし、一例として下記の条件でプラズマ処理を行った。
【００５０】 Ｓ2 Ｆ2 流量 ５．０ ＳＣＣＭ Ｎ2 流量 １．５ ＳＣＣＭ ガス圧 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −１０ ℃ 本実施例では、Ｎ2 から解離生成するＮ原子とＳ2 Ｆ2
から解離生成するＳ原子との反応によりポリチアジル
（ＳＮ）x を主体とする窒化イオウ系化合物が生成し、
これによりパッシベーション層５が形成された。上記条
件中、ウェハ温度を先の各実施例よりもやや高めてある
のは、窒化イオウ系化合物の蒸気圧が単体のＳに比べて
高いからである。
ｚ） ＲＦバイアス・パワー ０ Ｗ ウェハ温度 −１０ ℃ 本実施例では、Ｎ2 から解離生成するＮ原子とＳ2 Ｆ2
から解離生成するＳ原子との反応によりポリチアジル
（ＳＮ）x を主体とする窒化イオウ系化合物が生成し、
これによりパッシベーション層５が形成された。上記条
件中、ウェハ温度を先の各実施例よりもやや高めてある
のは、窒化イオウ系化合物の蒸気圧が単体のＳに比べて
高いからである。
【００５１】本実施例によっても、良好なパッシベーシ
ョンを行うことができた。
ョンを行うことができた。
【００５２】実施例４ 本実施例では、まずＳ2 Ｆ2 ガスを用いてウェハ表面を
清浄化した後に、同じガスを用いてパッシベーションを
行った。まず、図１（ａ）に示したウェハを図３の有磁
場マイクロ波プラズマ装置１００のチャンバ２９にセッ
トし、一例として下記の条件でウェハ表面を清浄化し
た。
清浄化した後に、同じガスを用いてパッシベーションを
行った。まず、図１（ａ）に示したウェハを図３の有磁
場マイクロ波プラズマ装置１００のチャンバ２９にセッ
トし、一例として下記の条件でウェハ表面を清浄化し
た。
【００５３】 Ｓ2 Ｆ2 流量 ５．０ ＳＣＣＭ ガス圧 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ５ Ｗ（２ ＭＨｚ） ウェハ温度 −１０ ℃ ここでは、若干のＲＦバイアス・パワーを印加すること
によりウェハ表面に弱いイオン衝撃を与えた。この結
果、ｎ+ 型ＧａＡｓ層３やｎ型ＧａＡｓ層２の表面に存
在する酸化膜が除去された。
ｚ） ＲＦバイアス・パワー ５ Ｗ（２ ＭＨｚ） ウェハ温度 −１０ ℃ ここでは、若干のＲＦバイアス・パワーを印加すること
によりウェハ表面に弱いイオン衝撃を与えた。この結
果、ｎ+ 型ＧａＡｓ層３やｎ型ＧａＡｓ層２の表面に存
在する酸化膜が除去された。
【００５４】この後のパッシベーション層５の形成は、
上記のＲＦバイアス・パワーのみを０Ｗに変更した条
件、すなわち実施例１と同じ条件にて行った。
上記のＲＦバイアス・パワーのみを０Ｗに変更した条
件、すなわち実施例１と同じ条件にて行った。
【００５５】次に、上記のウェハをゲート・バルブ３３
を介して隣のチャンバ４９へ移送し、実施例１と同じ条
件でＳｉＮ絶縁膜６を成膜した。さらにＳｉＮ絶縁膜６
の成膜後、ヒータ４７によりウェハを約５００℃に加熱
し、この状態で３０分間保持した。このアニールによ
り、先の清浄化の過程でウェハに生じた僅かなダメージ
が回復された。
を介して隣のチャンバ４９へ移送し、実施例１と同じ条
件でＳｉＮ絶縁膜６を成膜した。さらにＳｉＮ絶縁膜６
の成膜後、ヒータ４７によりウェハを約５００℃に加熱
し、この状態で３０分間保持した。このアニールによ
り、先の清浄化の過程でウェハに生じた僅かなダメージ
が回復された。
【００５６】本実施例では、予めウェハの表面を清浄化
し、しかも絶縁膜の成膜後にアニールを行うことによ
り、界面準位密度を一層効果的に低減し、優れたＦＥＴ
特性を実現することができた。
し、しかも絶縁膜の成膜後にアニールを行うことによ
り、界面準位密度を一層効果的に低減し、優れたＦＥＴ
特性を実現することができた。
【００５７】なお、本実施例では清浄化およびパッシベ
ーションを共にＳ2 Ｆ2 ガスを用いて行ったが、パッシ
ベーションの段階でＳ2 Ｆ2 ／Ｈ2 混合ガスを用いれば
より効率的なＳの堆積が可能となり、またＳ2 Ｆ2 ／Ｎ
2 混合ガスを用いれば窒化イオウ系生成物によるパッシ
ベーションが可能となる。
ーションを共にＳ2 Ｆ2 ガスを用いて行ったが、パッシ
ベーションの段階でＳ2 Ｆ2 ／Ｈ2 混合ガスを用いれば
より効率的なＳの堆積が可能となり、またＳ2 Ｆ2 ／Ｎ
2 混合ガスを用いれば窒化イオウ系生成物によるパッシ
ベーションが可能となる。
【００５８】実施例５ 本実施例では、Ｓ2 Ｆ2 ガスの放電解離により生成する
Ｓ原子の堆積層をそのまま絶縁膜として用い、別の構成
を有するＭＩＳ−ＦＥＴを製造した。このプロセスを、
図２を参照しながら説明する。本実施例で処理サンプル
として用いたウェハを、図２（ａ）に示す。このウェハ
は、１×１０11／ｃｍ3 のドース量でＭｇを含むｐ型Ｇ
ａＡｓ基板１０（図中ではｐ−ＧａＡｓと略記する。）
の裏面側に通常の方法によりＡｕＺｎ合金等からなるオ
ーミック電極層１１が被着され、また表面側に予めｎ型
不純物を導入することによりソース／ドレイン領域１２
が形成されてなるものである。ここで、上記ソース／ド
レイン領域１２は、一例としてイオン加速エネルギー６
０ｋｅＶ，ドース量１０12／ｃｍ3 にてＳｉをイオン注
入し、その後アニールを行うことにより形成されてい
る。
Ｓ原子の堆積層をそのまま絶縁膜として用い、別の構成
を有するＭＩＳ−ＦＥＴを製造した。このプロセスを、
図２を参照しながら説明する。本実施例で処理サンプル
として用いたウェハを、図２（ａ）に示す。このウェハ
は、１×１０11／ｃｍ3 のドース量でＭｇを含むｐ型Ｇ
ａＡｓ基板１０（図中ではｐ−ＧａＡｓと略記する。）
の裏面側に通常の方法によりＡｕＺｎ合金等からなるオ
ーミック電極層１１が被着され、また表面側に予めｎ型
不純物を導入することによりソース／ドレイン領域１２
が形成されてなるものである。ここで、上記ソース／ド
レイン領域１２は、一例としてイオン加速エネルギー６
０ｋｅＶ，ドース量１０12／ｃｍ3 にてＳｉをイオン注
入し、その後アニールを行うことにより形成されてい
る。
【００５９】このウェハを図３の有磁場マイクロ波プラ
ズマ装置１００にセットし、該ウェハの表面側に対して
一例として下記の条件でＥＣＲ−ＣＶＤを行った。 Ｓ2 Ｆ2 流量 ５．０ ＳＣＣＭ ガス圧 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ（２ ＭＨｚ） ウェハ温度 −１０ ℃ このＥＣＲ−ＣＶＤにより、図２（ｂ）に示されるよう
に、ｐ型ＧａＡｓ基板１０の表面側にＳ絶縁膜１３が約
２０ｎｍの厚さに堆積された。
ズマ装置１００にセットし、該ウェハの表面側に対して
一例として下記の条件でＥＣＲ−ＣＶＤを行った。 Ｓ2 Ｆ2 流量 ５．０ ＳＣＣＭ ガス圧 １．３ Ｐａ マイクロ波パワー ８５０ Ｗ（２．４５ ＧＨ
ｚ） ＲＦバイアス・パワー ０ Ｗ（２ ＭＨｚ） ウェハ温度 −１０ ℃ このＥＣＲ−ＣＶＤにより、図２（ｂ）に示されるよう
に、ｐ型ＧａＡｓ基板１０の表面側にＳ絶縁膜１３が約
２０ｎｍの厚さに堆積された。
【００６０】次に、図２（ｃ）に示されるようにＳ絶縁
膜１３を選択的に除去した。さらに、常法にしたがって
上記ソース／ドレイン領域１２上にはＡｕＧｅ合金等の
オーミック電極材料からなるソース／ドレイン電極１
４、上記Ｓ絶縁膜１３上にはＡｌ等からなるソース電極
１５をそれぞれ形成し、図２（ｄ）に示されるようなＭ
ＩＳ−ＦＥＴを完成した。
膜１３を選択的に除去した。さらに、常法にしたがって
上記ソース／ドレイン領域１２上にはＡｕＧｅ合金等の
オーミック電極材料からなるソース／ドレイン電極１
４、上記Ｓ絶縁膜１３上にはＡｌ等からなるソース電極
１５をそれぞれ形成し、図２（ｄ）に示されるようなＭ
ＩＳ−ＦＥＴを完成した。
【００６１】なお、本実施例においてＳ絶縁膜１３の成
膜時にＨ2 を流量１ＳＣＣＭにて添加したところ、成膜
効率を高めることができた。また、Ｓ絶縁膜１３の成膜
前に、ＲＦバイアス・パワーを５Ｗ印加した他は前述と
同じ条件でｐ型ＧａＡｓ基板１０の清浄化を行ったとこ
ろ、界面準位密度の極めて低いＭＩＳ−ＦＥＴを構成す
ることができた。
膜時にＨ2 を流量１ＳＣＣＭにて添加したところ、成膜
効率を高めることができた。また、Ｓ絶縁膜１３の成膜
前に、ＲＦバイアス・パワーを５Ｗ印加した他は前述と
同じ条件でｐ型ＧａＡｓ基板１０の清浄化を行ったとこ
ろ、界面準位密度の極めて低いＭＩＳ−ＦＥＴを構成す
ることができた。
【００６２】以上、本発明を５例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、上述の各実施例では化合物半
導体基板の材料がＧａＡｓである場合について説明した
が、他の化合物半導体であっても良い。ただし、Ｓ原子
はＧａ原子に対する親和性が高いため、本発明はＡｌＧ
ａＡｓ，ＧａＡｓＰ，ＧａＰ等のようにＧａを主成分と
する化合物半導体基板を用いる場合において特に効果が
大きい。
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、上述の各実施例では化合物半
導体基板の材料がＧａＡｓである場合について説明した
が、他の化合物半導体であっても良い。ただし、Ｓ原子
はＧａ原子に対する親和性が高いため、本発明はＡｌＧ
ａＡｓ，ＧａＡｓＰ，ＧａＰ等のようにＧａを主成分と
する化合物半導体基板を用いる場合において特に効果が
大きい。
【００６３】また、ハロゲン化イオウとしてはＳ2 Ｆ2
のみを例示して説明したが、本発明で限定される他のハ
ロゲン化イオウを用いても、基本的には同様の結果が得
られる。他のハロゲン化イオウは、使用される化合物半
導体基板の構成元素の種類に応じて、これを不必要にエ
ッチングすることのないように選択すれば良い。この
他、プラズマ処理の条件、使用する装置の構成、ウェハ
の構成、Ｓ絶縁膜の成膜条件等が適宜変更可能であるこ
とは、言うまでもない。
のみを例示して説明したが、本発明で限定される他のハ
ロゲン化イオウを用いても、基本的には同様の結果が得
られる。他のハロゲン化イオウは、使用される化合物半
導体基板の構成元素の種類に応じて、これを不必要にエ
ッチングすることのないように選択すれば良い。この
他、プラズマ処理の条件、使用する装置の構成、ウェハ
の構成、Ｓ絶縁膜の成膜条件等が適宜変更可能であるこ
とは、言うまでもない。
【００６４】
【発明の効果】以上の説明からも明らかなように、本発
明を適用すれば、プラズマ処理によるイオウ・パッシベ
ーションを、化合物半導体基板に不要なダメージを与え
ることなく再現性良く行うことができる。また、このプ
ラズマ処理の放電条件のわずかな調整により、前処理と
して化合物半導体基板の表面清浄化も行うことができ
る。しかも、上記プラズマ処理後には、絶縁膜の成膜を
連続的に行うことができ、スループットや経済性が改善
される。かかる安定なパッシベーションは、化合物半導
体基板と絶縁膜との間の界面準位密度を著しく低減させ
る効果を有し、化合物半導体を用いたＭＩＳ型デバイス
の実用化に道を開くものである。
明を適用すれば、プラズマ処理によるイオウ・パッシベ
ーションを、化合物半導体基板に不要なダメージを与え
ることなく再現性良く行うことができる。また、このプ
ラズマ処理の放電条件のわずかな調整により、前処理と
して化合物半導体基板の表面清浄化も行うことができ
る。しかも、上記プラズマ処理後には、絶縁膜の成膜を
連続的に行うことができ、スループットや経済性が改善
される。かかる安定なパッシベーションは、化合物半導
体基板と絶縁膜との間の界面準位密度を著しく低減させ
る効果を有し、化合物半導体を用いたＭＩＳ型デバイス
の実用化に道を開くものである。
【図１】本発明をＭＩＳ−ＦＥＴの製造に適用したプロ
セス例をその工程順にしたがって示す概略断面図であ
り、（ａ）はｎ+ 型ＧａＡｓ層にゲート・リセスが形成
された状態、（ｂ）はウェハの全面にパッシベーション
層が形成された状態、（ｃ）はウェハの全面にＳｉＮ絶
縁膜が成膜された状態、（ｄ）はＳｉＮ絶縁膜がパター
ニングされ、ソース／ドレイン電極とゲート電極とが形
成された状態をそれぞれ表す。
セス例をその工程順にしたがって示す概略断面図であ
り、（ａ）はｎ+ 型ＧａＡｓ層にゲート・リセスが形成
された状態、（ｂ）はウェハの全面にパッシベーション
層が形成された状態、（ｃ）はウェハの全面にＳｉＮ絶
縁膜が成膜された状態、（ｄ）はＳｉＮ絶縁膜がパター
ニングされ、ソース／ドレイン電極とゲート電極とが形
成された状態をそれぞれ表す。
【図２】本発明を他の構造を有するＭＩＳ−ＦＥＴの製
造に適用したプロセス例をその工程順にしたがって示す
概略断面図であり、（ａ）はｐ型ＧａＡｓ基板の裏面側
にオーミック電極層、表面側にソース／ドレイン領域が
形成された状態、（ｂ）はｐ型ＧａＡｓ基板の表面側に
Ｓ絶縁膜が成膜された状態、（ｃ）はＳ絶縁膜がパター
ニングされた状態、（ｄ）はソース／ドレイン電極とゲ
ート電極とが形成された状態をそれぞれ表す。
造に適用したプロセス例をその工程順にしたがって示す
概略断面図であり、（ａ）はｐ型ＧａＡｓ基板の裏面側
にオーミック電極層、表面側にソース／ドレイン領域が
形成された状態、（ｂ）はｐ型ＧａＡｓ基板の表面側に
Ｓ絶縁膜が成膜された状態、（ｃ）はＳ絶縁膜がパター
ニングされた状態、（ｄ）はソース／ドレイン電極とゲ
ート電極とが形成された状態をそれぞれ表す。
【図３】本発明を実施するために使用されるマルチ・チ
ャンバ型の有磁場マイクロ波プラズマ装置の構成例を表
す模式的断面図である。
ャンバ型の有磁場マイクロ波プラズマ装置の構成例を表
す模式的断面図である。
２ ・・・ｎ型ＧａＡｓ層 ３ ・・・ｎ+ 型ＧａＡｓ層 ４ ・・・ゲート・リセス ５ ・・・パッシベーション層 ６ ・・・ＳｉＮ絶縁膜 ７，１４・・・ソース／ドレイン電極 ８，１５・・・ゲート電極 １０ ・・・ｐ型ＧａＡｓ基板 １２ ・・・ソース／ドレイン領域 １３ ・・・Ｓ絶縁膜
Claims (10)
- 【請求項１】 化合物半導体基板上に絶縁膜を成膜した
後、該絶縁膜上に電極材料層を積層するＭＩＳ型半導体
装置の製造方法において、 前記絶縁膜の成膜に先立ち前記化合物半導体基板に対し
てＳ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10，Ｓ3 Ｃｌ2 ，
Ｓ2 Ｃｌ2 ，ＳＣｌ2 ，Ｓ3 Ｂｒ2 ，Ｓ2 Ｂｒ 2 ，ＳＢ
ｒ2 から選ばれる少なくとも１種類のハロゲン化イオウ
を含むガスを用いてプラズマ処理を行うことを特徴とす
るＭＩＳ型半導体装置の製造方法。 - 【請求項２】 前記プラズマ処理と前記絶縁膜の成膜と
を、前記化合物半導体基板を大気開放することなく連続
的に行うことを特徴とする請求項１記載のＭＩＳ型半導
体装置の製造方法。 - 【請求項３】 前記プラズマ処理に用いられる前記ガス
がＨ2 ，Ｈ2 Ｓ，シラン系化合物から選ばれる少なくと
も１種類のハロゲン・ラジカル消費性化合物を含むこと
を特徴とする請求項１または請求項２に記載のＭＩＳ型
半導体装置の製造方法。 - 【請求項４】 前記プラズマ処理に用いられる前記ガス
が窒素系化合物を含むことを特徴とする請求項１ないし
請求項３のいずれか１項に記載のＭＩＳ型半導体装置の
製造方法。 - 【請求項５】 前記プラズマ処理の前半では前記化合物
半導体基板の表面を清浄化し、後半ではイオウ系堆積物
によるパッシベーションを行うことを特徴とする請求項
１ないし請求項４のいずれか１項に記載のＭＩＳ型半導
体装置の製造方法。 - 【請求項６】 前記プラズマ処理を有磁場マイクロ波プ
ラズマ装置を用いて行うことを特徴とする請求項１ない
し請求項５のいずれか１項に記載のＭＩＳ型半導体装置
の製造方法。 - 【請求項７】 化合物半導体基板上に絶縁膜を成膜した
後、該絶縁膜上に電極材料層を積層するＭＩＳ型半導体
装置の製造方法において、 前記絶縁膜をＳ2 Ｆ2 ，ＳＦ2 ，ＳＦ4 ，Ｓ2 Ｆ10，Ｓ
3 Ｃｌ2 ，Ｓ2 Ｃｌ2，ＳＣｌ2 ，Ｓ3 Ｂｒ2 ，Ｓ2 Ｂ
ｒ2 ，ＳＢｒ2 から選ばれる少なくとも１種類のハロゲ
ン化イオウを含むガスが放電解離条件下でプラズマ中に
生成するイオウ系生成物を堆積させることにより成膜す
ることを特徴とするＭＩＳ型半導体装置の製造方法。 - 【請求項８】 前記絶縁膜の成膜に用いられる前記ガス
がＨ2 ，Ｈ2 Ｓ，シラン系化合物から選ばれる少なくと
も１種類のハロゲン・ラジカル消費性化合物を含むこと
を特徴とする請求項７記載のＭＩＳ型半導体装置の製造
方法。 - 【請求項９】 前記絶縁膜の成膜を有磁場マイクロ波プ
ラズマ装置を用いて行うことを特徴とする請求項７また
は請求項８に記載のＭＩＳ型半導体装置の製造方法。 - 【請求項１０】 前記絶縁膜の成膜後に、前記化合物半
導体基板に対して熱処理を行うことを特徴とする請求項
１ないし請求項９記載のＭＩＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28202792A JP3257077B2 (ja) | 1992-10-20 | 1992-10-20 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28202792A JP3257077B2 (ja) | 1992-10-20 | 1992-10-20 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132521A true JPH06132521A (ja) | 1994-05-13 |
| JP3257077B2 JP3257077B2 (ja) | 2002-02-18 |
Family
ID=17647219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28202792A Expired - Fee Related JP3257077B2 (ja) | 1992-10-20 | 1992-10-20 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257077B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007064492A1 (en) * | 2005-11-30 | 2007-06-07 | Intel Corporation | Dielectric interface for group iii-v semiconductor device |
| JP2009260325A (ja) * | 2008-03-26 | 2009-11-05 | Univ Of Tokyo | 半導体基板、半導体基板の製造方法および半導体装置 |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| US8183556B2 (en) | 2005-12-15 | 2012-05-22 | Intel Corporation | Extreme high mobility CMOS logic |
| US9224754B2 (en) | 2008-06-23 | 2015-12-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| US9741809B2 (en) | 2004-10-25 | 2017-08-22 | Intel Corporation | Nonplanar device with thinned lower body portion and method of fabrication |
-
1992
- 1992-10-20 JP JP28202792A patent/JP3257077B2/ja not_active Expired - Fee Related
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10236356B2 (en) | 2004-10-25 | 2019-03-19 | Intel Corporation | Nonplanar device with thinned lower body portion and method of fabrication |
| US9741809B2 (en) | 2004-10-25 | 2017-08-22 | Intel Corporation | Nonplanar device with thinned lower body portion and method of fabrication |
| WO2007064492A1 (en) * | 2005-11-30 | 2007-06-07 | Intel Corporation | Dielectric interface for group iii-v semiconductor device |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US9691856B2 (en) | 2005-12-15 | 2017-06-27 | Intel Corporation | Extreme high mobility CMOS logic |
| US8518768B2 (en) | 2005-12-15 | 2013-08-27 | Intel Corporation | Extreme high mobility CMOS logic |
| US8802517B2 (en) | 2005-12-15 | 2014-08-12 | Intel Corporation | Extreme high mobility CMOS logic |
| US9548363B2 (en) | 2005-12-15 | 2017-01-17 | Intel Corporation | Extreme high mobility CMOS logic |
| US8183556B2 (en) | 2005-12-15 | 2012-05-22 | Intel Corporation | Extreme high mobility CMOS logic |
| US10141437B2 (en) | 2005-12-15 | 2018-11-27 | Intel Corporation | Extreme high mobility CMOS logic |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| JP2009260325A (ja) * | 2008-03-26 | 2009-11-05 | Univ Of Tokyo | 半導体基板、半導体基板の製造方法および半導体装置 |
| US9224754B2 (en) | 2008-06-23 | 2015-12-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| US9806193B2 (en) | 2008-06-23 | 2017-10-31 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
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| JP3257077B2 (ja) | 2002-02-18 |
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