KR950002039A - 반도체장치 및 그 제조방법 - Google Patents
반도체장치 및 그 제조방법 Download PDFInfo
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Abstract
메모리셀 어레이부와 주변회로부간의 단차를 줄일 수 있는 반도체장치 및 그 제조방법이 개시되어 있다. 반도체기판의 메모리셀 어레이부 및 주변회로부에는 각각 복수개의 게이트전극들이 형성되어 있고, 상기 주변회로부에만 단차조절층이 형성되어 있다. 활성영역 및 게이트전극을 패터닝한 후에 주변회로부를 메모리셀 어레이부에 비해 높게 만든다. 따라서, 상기 활성영역 및 게이트전극의 임계 치수 제어성 및 리소그라피 공정의 마진을 향상시키면서 후속 금속배선 공정을 용이하게 진행할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 4 도는 본 발명의 방법에 의해 제조된 반도체장치의 단면도, 제 5 도는 본 발명에 의한 반도체장치를 제조하기 위한 평면도.
Claims (18)
- 적어도 하나의 메모리셀 어레이부와 주변회로부를 가지는 반도체장치에 있어서, 반도체기판의 상기 메모리셀 어레이부 및 주변회로부에는 각각 복수개의 게이트전극들이 형성되어 있고, 상기 주변회로부에만 단차조절층이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서, 상기 메모리셀 어레이부에 형성되어 있는 게이트전극들 사이에 형성된 콘택, 및 상기 콘택 상에 형성된 패드전극을 더 구비하는 것을 특징으로 하는 반도체장치.
- 제 2 항에 있어서, 상기 콘택은, 상기 메모리셀 어레이부에 형서되어 있는 게이트전극의 측벽에 형성된 스페이서에 의해 자기 정합적으로 형성된 것을 특징으로 하는 반도체장치.
- 적어도 하나의 메모리셀 어레이부와 주변회로부를 가지는 반도체장치의 제조방법에 있어서, 반도체기판 상에 소자분리 영역을 형성하는 단계; 결과물 상에 도전층 및 제 1 절연층을 차례로 형성하는 단계; 상기 도전층 및 제 1 절연층을 패터닝하여 상기 메모리셀 어레이부 및 주변회로부에 각각 복수개의 게이트전극을 형성하는 단계; 결과물 상에 제 2 절연층 및 식각저지층을 차례로 형성하는 단계; 제 1 마스크패턴을 이용하여 상기 주변회로부만을 개구시키고 상기 식각저지층 및 제 2 절연층을 이방성 식각함으로써, 상기 주변회로부에 형성된 게이트전극의 측벽에 스페이서를 형성하는 단계; 상기 제 1 마스크패턴을 제거하는 단계; 결과물 상에 소정물질층을 형성하는 단계; 제 2 마스크패턴을 이용하여 상기 메모리셀 어레이부만을 개구시키고 상기 소정물질층을 식각하여, 상기 주변회로부에만 상기 소정물질층으로 이루어진 단차조절층을 형성하는 단계; 및 상기 메모리셀 어레이부의 식각저지층 및 제 2 절연층을 이방성 식각하여 상기 메모리셀 어레이부에 형성된 게이트전극들 사이에 콘택을 형성하는 단게를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항에 있어서, 상기 콘택을 형성하는 단계 후, 상기 제 2 마스크패턴을 제거하는 단계; 및 상기 메모리셀 어레이부에 형성된 상기 콘택 상에 패드전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4항에 있어서, 상기 제 1 마스크패턴과 제 2 마스크패턴은 그 경계선이 오버랩된 것을 특징으로 하는 반도체장치의 제조방법.
- 제 6 항에 있어서, 상기 오버랩된 거리는 상기 소정물질층이 식각되는 양에 비례하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항에 있어서, 상기 콘택을 형성하는 단계는, 상기 단차조절층을 마스크로 이용하여 상기 식각저지층 및 제 2 절연층을 이방성 식각하여, 상기 메모리셀 어레이부에 형성된 게이트전극의 측벽에 스페이서를 형성함으로써 자기정합적으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항에 있어서, 상기 식각저지층을 구성하는 물질로, 임의의 습식식각 공정에 대해 상기 조성물질층을 구성하는 물질과 다른 식각율을 갖는 물질을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 9 항에 있어서, 상기 식각저지층을 구성하는 물질로 질화물이나 다결정실리콘중 어느 하나를 사용하고, 상기 소정물질층을 구성하는 물질로 산화물을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
- 적어도 하나의 메모리셀 어레이부와 주변회로부를 가지는 반도체장치의 제조방법에 있어서, 반도체기판 상에 소자분리 영역을 형성하는 단계; 결과물 상에 도전층 및 제 1 절연층을 차례로 형성하는 단계; 상기 도전층 및 제 1 절연층을 패터닝하여 상기 메모리셀 어레이부 및 주변회로부에 각각 복수개의 게이트전극을 형성하는 단계; 결과물 상에 제 2 절연층을 형성하는 단계; 제 1 마스크패턴을 이용하여 상기 주변회로부만을 개구시키고 상기 제 2 절연층을 이방성 식각하여, 상기 주변회로부에 형성된 게이트전극들의 측벽에 스페이서를 형성하는 단계; 상기 제 1 마스크패턴을 제거하는 단계; 결과물 상에 소정물질층을 형성하는 단계; 제 2 마스크패턴을 이용하여 상기 메모리셀 어레이부만을 개구시키고 상기 소정물질층을 식각하여, 상기 주변회로부에만 상기 소정물질층으로 이루어진 단차조절층을 형성하는 단계; 및 상기 메모리셀 어레이부의 제 2 절연층을 이방성 식각하여 상기 메모리셀 어레이부에 형성된 게이트전극들 사이에 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제11항에 있어서, 상기 제 2 절연층을 구성하는 물질로 질화물을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제11항에 있어서, 상기 제 1 절연층을 구성하는 물질로 산화물이나 질화물중 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제11항에 있어서, 상기 콘택을 형성하는 단계 후, 상기 제 2 마스크패턴을 제거하는 단계; 및 상기 메모리셀 어레이부에 형성된 상기 콘택 상에 패드전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치.
- 적어도 하나의 메모리셀 어레이부와 주변회로부를 가지는 반도체장치의 제조방법에 있어서, 반도체기판 상에 소자분리 영역을 형성하는 단계; 결과물 상에 도전층 및 제 1 절연층을 차례로 형성하는 단계; 상기 도전층 및 제 1 절연층을 패터닝하여 상기 메모리셀 어레이부 및 주변회로부에 각각 복수개의 게이트전극을 형성하는 단계; 결과물 상에 제2절연층을 형성하는 단계; 제1마스크패턴을 이용하여 상기 주변회로 부만을 개구시키고 상기 제2절연층을 이방성 식각하여, 상기 주변회로부에 형성된 게이트전극의 측벽에 스페이서를 형성하는 단계; 상기 제1마스크패턴을 제거하는 단계; 결과물 상에 식각저지층 및 소정물질층을 차례로 형성하는 단계; 제2마스크패턴을 이용하여 상기 메모리셀 어레이부만을 개구시키고 상기 소정 물질층을 식각하여, 상기 주변회로부에만 상기 소정물질층으로 이루어진 단차조절층을 형성하는 단계; 상기 메모리셀 어레이부의 식각저지층 및 제2절연층을 이방성 식각하여, 상기 메모리셀 어레이부에 형성된 게이트전극의 측벽에 스페이서를 형성하는 단계; 및 상기 제2마스크패턴을 제거하는 단계를 구비하는 것을 특징으로 한는 반도체장치의 제조방법.
- 제15항에 있어서, 상기 메모리셀 어레이부에 형성된 게이트전극 측벽에 스페이서를 형성할 때, 상기 게이트전극들 사이에는, 상기 스페이서에 자기정합되는 콘택이 형성되는 것을 특징으로 한는 반도체장치의 제조방법.
- 제16항에 있어서, 제2마스크패턴을 제거하는 단계 후, 상기 메모리셀 어레이부에 형성된 상기 콘택상에 패드전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 적어도 하나의 메모리셀 어레이부와 주변회로부를 가지는 반도체장치의 제조방법에 있어서, 반도체기판 상에 소자분리 영역을 형성하는 단계; 결과물 상에 도전층 및 제1절연층을 차례로 형성하는 단계; 상기 도전층 및 제1절연층을 패터닝하여 상기 메모리셀 어레이부 및 주변회로부에 각각 복수개의 게이트전극을 형성하는 단계; 결과물 상에 제2절연층을 형성하는 단계; 제1마스크패턴을 이용하여 상기 주변회로부만을 개구시키고 상기 제2절연층을 이방성 식각하여, 상기 주변회로부에 형성된 게이트전극의 측벽에 스페이서를 형성하는 단계; 상기 제1마스크패턴을 제거하는 단계; 결과물 상에 제3절연층, 식각저지층 및 소정물질층을 차례로 형성하는 단계; 제2마스크패턴을 이용하여 상기 메모리셀 어레이부만을 개구시키고 상기 소정물질층을 식각하여, 상기 주변회로부에만 상기 소정물질층으로 이루어진 단차조절층을 형성하는 단계; 상기 메모리셀 어레이부의 식각저지층과 제3 및 제2절연층을 이방성 식각하여, 상기 메모리셀 어레이부에 형성된 게이트전극의 측벽에 스페이서를 형성하는 단계; 및 상기 제2마스크패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR930010635 | 1993-06-11 | ||
| KR93-10635 | 1993-06-11 |
Publications (2)
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|---|---|
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ID=26629711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940013123A KR0168345B1 (en) | 1993-06-11 | 1994-06-10 | Semiconductor device & its fabrication method |
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| Country | Link |
|---|---|
| KR (1) | KR0168345B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419748B1 (ko) * | 1996-09-06 | 2004-06-04 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
-
1994
- 1994-06-10 KR KR1019940013123A patent/KR0168345B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419748B1 (ko) * | 1996-09-06 | 2004-06-04 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0168345B1 (en) | 1998-12-15 |
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