KR950001836B1 - 가상접지 형태를 갖는 nand형 마스크롬 - Google Patents
가상접지 형태를 갖는 nand형 마스크롬 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 NAND형 셀어레이를 도시한 구성도.
제2도는 제1도의 레이아웃도.
제3도는 본 발명에 사용되는 NAND형 셀어레이의 구성도.
제4도는 제3도의 레이아웃도.
제5도는 제3도의 실시예도.
제6도는 제5도의 레이아웃도.
제7도는 본 발명에 따른 가상접지 형태를 갖는 NAND형 마스크롬의 구성도.
* 도면의 주요부분에 대한 부호의 설명
10 내지 21 : 제1 내지 제12 스트링 31 : 비트라인 바이어스 회로
32 : Y-디코더 33 : X-디코더
34 : 접지셀렉터
본 발명은 가상접지 형태를 갖는 NAND형 마스크롬(ROM,Read Only Memory)에 관한 것으로, 특히 한개의 비트라인에 직렬접속된 스트링(String) 형태의 메모리 셀이 2개 이상 접속되되 이웃하는 비트라인이 가상접지 형태를 갖도록한 가상접지 형태를 갖는 NAND형 마스크롬에 관한 것이다.
일반적으로 마스크롬에는 사용자가 원하는 데이타가 제조과정에서 영구적으로 프로그램된다. 이 프로그램은 마스크(Custom-designed mask)를 사용하여 워드라인과 비트라인이 교차하는 메트릭스 교점에 MOS 트랜지스터를 제조하여 그 특성을 조정하는 것으로 이루어지고 각 메트릭스의 한개 교점에 한개의 MOS 트랜지스터를 형성하는 형태를 NOR형이라 부르며, 각 MOS 트랜지스터를 셀이라고 한다.
상기 NOR형 대신에 MOS트랜지스터를 2개 이상 직렬접속하여 구성한 셀형태를 NAND형이라 하는데, 이러한 NAND형 셀어레이가 제1도에 도시되고 그 레이아웃도가 제2도에 도시된다. NAND형에서 한개의 비트라인에 직렬접속된 다수개의 트랜지스터(Cell)군을 스트링(String)이라하며, 제1도에 도시된 셀어레이는 한개의 비트라인이 2개의 스트링(String)을 공유하고 있으며 스트링 선택신호 S 및 S의 선택에 따라 한개의 스트링을 선택할 수 있으며, 워드라인(Word line) WL1 내지 WLm 구동신호에 따라 이들에 접속된 트랜지스터들의 특성에 따라 스트링이 온(ON) 동작 또는 오프(OFF) 동작하여 롬으로 내장된 데이타를 검출하게 된다.
이러한 NAND형 셀어레이는 제2도의 레이아웃도에 도시된 바와 같이 접지용 금속(즉 셀의 소스메탈(Source Metal))을 형성하기 위하여 넓은 공간이 요구되므로 셀어레이 면적이 증가된다. 또한 중앙에 위치한 비트라인에 연결된 셀어레이가 선택되어 전류가 접지용 금속콘택까지 도달할 경우 전류통로가 길어지므로 동작된 트랜지스터에서 기생저항이 발생되어 롬의 동작 속도가 저하되게 된다.
따라서 본 발명의 목적은 비트라인에 이웃하는 비트라인이 가상접지로 동작되도록하여 셀어레이 면적을 감소시키며 선택된 스트링의 전류통로를 짧게하여 롬의 동작속도를 증가시키는 가상접지 형태를 갖는 NAND형 롬을 제공하는데 있다.
본 발명의 가상접지 형태를 갖는 NAND형 마스크롬은 트랜지스터(Q101 및 Q102)를 각기 경유하여 우수차 비트라인(BL2 및 BL4)에 접속되어 비트라인에 구동 전압을 공급하기 위한 비트라인 바이어스 회로(31)와, 상기 트랜지스터(Q101 및 Q102)의 게이트 단자로부터 접속되어 입력되는 어드레스 신호에 따라 상기 트랜지스터(Q101 및 Q102)를 선택적으로 동작시키기 위한 Y-디코더(32)와, 각각의 기수차 비트라인(BL1,BL3 및 BL5)에 병렬접속되되 자신의 게이트 단자에 입력되는 신호에 따라 자신의 비트라인에 접지 또는 비트라인 구동전압(VBIT)을 공급하는 한쌍의 트랜지스터(Q103 및 Q104,Q105 및 Q106,Q107 및 Q108)와, 상기 트랜지스터(Q103 및 Q108)의 각 게이트 단자로부터 접속되고, 입력되는 어드레스 신호에 따라 이들 트랜지스터를 선택적으로 동작시키기 위한 접지 셀렉터(34)와, 비트라인간에 접속된 다수의 스트링(10 내지17)에 스트링 선택신호 및 워드선 동작신호를 공급하기 위한 X-디코더(33)로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 종래의 NAND형 셀어레이를 도시한 구성도로서, 비트라인(예를 들어 BL1)의 한 스트링에는 증가형 트랜지스터(Q1),공핍형 트랜지스터(Q2) 및 다수의 증가형 또는 공핍형의 트랜지스터가 직렬접속되고, 다른 스트링은 공핍트랜지스터(Q3),증가형 트랜지스터(Q4) 및 다수의 증가 또는 공핍형 트랜지스터가 직렬접속 구성되는데, 스트링 선택신호 S1 및 S2에 의해 한 스트링이 선택되고 비트라인 구동신호에 의해 비트라인 BL1 내지 BLn중의 한 비트라인이 선택되게 된다.
제2도는 제1도를 반도체 기판에 형성하기 위한 레이아웃도로서, 액티브영역(A), 비트라인(B), 비트라인콘택(C), 접지선(D), 접지선콘택(E), S1 및 S2게이트 라인(F), 워드라인(G) 및 디플렉션 형성용 마스크(H)를 각각 도시한 것이다. 여기에서 주지해야 할 것은 비트라인(BL1……BLn)의 한 단위마다 접지선(D)과 접지선 콘택(E)을 배열해야 함으로 셀면적이 증대된다.
제3도는 본 발명에 사용되는 NAND형 셀어레이의 구성도로서, 제2 비트라인(BL2)은 증가형 트랜지스터(Q11), 공핍형 트랜지스터(Q12) 및 다수의 증가형 또는 공핍형 트랜지스터(Q13 내지 Q1n)가 직렬접속된 제1스트링(10) 및 공핍형 트랜지스터 Q21, 증가형 트랜지스터 Q22 및 다수의 증가형 또는 공핍형 트랜지스터(Q23 내지 Q2n)가 직렬접속된 제2스트링(11)을 각기 경유해 제1비트라인(BL1)에 접속된다.
또한, 상기 제2비트라인(BL2)은 상기 제1스트링(10)과 동일한 구성을 갖는 제3스트링(12) 및 상기 제2스트링(11)과 동일한 구성을 갖는 제4스트링(13)을 각기 경유해 제3비트라인(BL3)에 접속된다.
제4비트라인(BL4)은 상기 제1스트링(10)과 동일한 구성의 제5스트링(14) 및 상기 제2스트링(11)과 동일한 구성의 제6스트링(15)을 각기 경유해 상기 제3비트라인(BL3)에 접속된다.
또한, 상기 제4비트라인(BL4)은 상기 제1스트링(10)과 동일한 구성의 제6스트링(16) 및 상기 제2스트링(11)과 동일한 구성의 제7스트링(17)을 각기 경유해 제5비트라인(BL5)에 접속된다.
제6비트라인(BL6)은 상기 제1스트링(10)과 동일한 구성의 제8스트링(18) 및 상기 제2스트링(11)과 동일한 구성의 제9스트링(19)을 각기 경유해 상기 제5비트라인(BL5)에 접속된다.
또한, 상기 제6비트라인(BL6)은 상기 제1스트링(10)과 동일한 구성의 제10스트링(20) 및 상기 제2스트링(11)과 동일한 구성의 제11스트링(21)을 각기 경유해 제7비트라인(BL7)에 접속되는데, 상기 트랜지스터(Q11)의 행에 구성된 각 트랜지스터의 게이트 단자는 서로 접속된채로 제1스트링 선택신호 S1을 공급받을 수 있으며, 상기 트랜지스터 Q12의 행에 구성된 각 트랜지스터의 게이트 단자는 서로 접속된채로 제2스트링 선택신호 S2를 공급받을 수 있도록 구성된다.
또한 상기 트랜지스터(Q13)의 행에 구성된 각 트랜지스터의 각 게이트 단자는 서로 접속된 채로 워드선 구동신호 WL1을 공급받을 수 있으며, 상기 트랜지스터 Q1n의 행에 구성된 각 트랜지스터의 게이트 단자 또한 서로 접속된 채로 워드선 구동신호 WLm을 공급받을 수 있도록 구성된다.
상기와 같이 구성된 셀어레이의 독출동작을 설명하면 다음과 같다.
예를 들어 점선으로 도시된 ＂A＂의 셀을 독출하기 위해서 제4비트라인(BL4)은 하이 상태 제3비트라인(BL3)은 접지상태, 제5비트라인(BL5)은 비트라인(BL4)와 동일한 하이 상태, 제1 및 제2비트라인(BL1 및 BL2)은 접지 또한 부유(Floating) 상태, 및 제6 비트라인(BL6)는 하이 상태 또는 부유상태로 한다.
이러한 조건을 만족시킨 다음, 제1스트링 선택신호 S1는 하이상태로 하고, 제2스트링 선택신호 S2는 로우 상태로 하면, 제4비트라인BL4에 공유된 제5 및 제6스트링 셀(14 및 15)중에서 제5스트링(14)만이 선택된다. (왜냐하면,제1 및 제2 비트라인(BL1 및 BL2)은 등전위이고, 제6 및 제7비트라인BL6 및 BL7과 제4 및 제5비트라인(BL4 및 BL5)이 각기 등전위이며, 제4비트라인 및 제3비트라인(BL4 및 BL3)만이 전류통로를 형성하므로 제1 및 제2스트링 선택신호 S1 및 S2에 의해 제5스트링(14)만이 선택된다.)
따라서 워드선 구동신호(WL1 내지 WLm)에 따라 셀 ＂A＂의 상태를 독출할 수 있다.
그러므로, 제3비트라인(BL3)은 제4비트라인(BL4)에 대한 가상접지역할을 하게 된다. 제4도는 제3도의 회로를 반도체 기판에 배열한 레이아웃도로서, 액티브영역(A), 비트라인(B), 비트라인콘택(C) S1 및 S2 게이트라인(F), 워드라인(G) 및 디플렉션 영역 형성용 마스크(H)를 각각 도시한 것이다. 본 발명에 의해 회로를 배열할 경우 별도의 접지선과 접지선 콘택을 배열하지 않음으로서 셀면적이 감소된다.
제5도는 제3도의 실시예도로서, 한개의 비트라인에 2개의 스트링이 공유되며 이웃하는 비트라인끼리 한개의 스트링을 서로 공유하고 있으며 스트링 선택신호는 한개만이 필요하게 되는데, 스트링 선택신호를 공급받는 트랜지스터들은 증가형이다.
예를 들어 점선으로 도시된 셀 ＂B＂의 상태를 독출하려면, BL3는 하이 상태, BL2는 접지상태, BL4는 하이 상태, BL1은 접지 또는 부유상태, 및 BL5는 하이 또는 부유상태로 한다.
이러한 조건을 만족시킨후 S1을 하이 상태로 하면 전류통로는 BL3에서 BL2로 생기게 되어 워드선 구동신호(WL1 내지 WLm)에 따라 ＂B＂의 셀을 독출할 수 있다.
제6도는 제5도의 회로를 반도체 기판에 배열한 레이아웃도로서, 액티브영역(A), 비트라인(B), 비트라인콘택(C) S1게이트라인(F), 워드라인(G)을 각각 도시한 것인데, 비트라인을 알루미늄 등과 같은 단일메탈로 할 수 있다.
제7도는 본 발명에 따른 가상접지 형태를 갖는 NAND형 롬의 구성도로서, 비트라인 바이어스 회로(31)는 트랜지스터(Q101) 및 (Q102)를 각기 경유하여 우수차 비트라인, 즉 제2비트라인(BL2) 및 제4비트라인(BL4)에 접속되고, 그들의 각 게이트 단자는 Y-디코더 회로(32)에 각기 접속된다.
제1비트라인(BL1)은 트랜지스터(Q103)을 경유해 접지되는 동시에 트랜지스터(Q104)를 경유해 VBIT단자에 접속되고, 제3비트라인(BL3)은 트랜지스터(Q105)를 경유해 접지되는 동시에 트랜지스터(Q106)를 경유해 VBIT단자에 접속되며, 제5비트라인(BL5)은 트랜지스터(Q107)를 경유해 접지되는 동시에 트랜지스터(Q108)를 경유해 VBIT 단자에 접속되는데, 이들 트랜지스터(Q103 내지 Q108)의 각 게이트 단자는 접지 셀렉터(34)에 각기 접속된다.
제2비트라인(BL2)은 병렬접속된 제1 및 제2스트링(10 및 11)을 통해 제1비트라인(BL1)에 접속되는 동시에 병렬접속된 제3 및 제4스트링(12 및 13)을 통해 제3비트라인(BL3)에 접속된다. 또한 제4비트라인(BL4)은 병렬접속된 제5 및 제6스트링(14 및 15)을 통해 제3비트라인(BL3)에 접속되는 동시에 병렬접속된 제7 및 제8스트링(16 및 17)을 경유해 제5비트라인(BL5)에 접속된다.
미설명된 점선블럭(40 및 50) 각각은 전술한 구성과 동일하다.
한편, 어드레스 신호를 공급받아 스트링 선택 및 워드선 구동신호를 생성하는 X-디코더(33)는 각 스트링(11 내지 17)에 접속구성된다. 물론 점선블럭(40 및 50) 각각에도 스트링 선택 및 워드선 구동신호가 공급되도록 구성된다.
상술한 구성의 NAND형 롬의 동작을 설명하면 다음과 같다.
예를 들어 제3스트링(12)을 판독하려면, Y-디코더(32)에 의해 트랜지스터(Q101)를 온(ON) 동작시키면 비트라인 바이어스 회로(1)로부터 생성된 VBIT 전압이 제2비트라인(BL2)에 공급되고, 접지 셀렉터(34)에 의해 트랜지스터(Q104) 및 (Q105)만을 온(ON) 동작 시키면, 제2비트라인(BL2)과 제1비트라인(BL1)은 등전위가 되고 제2비트라인(BL2)과 제3비트라인(BL3)만이 전류통로를 형성하여 X-디코더(33)로부터 공급되는 스트링 선택신호에 의해 제3스트링(12)이 선택되고, 또한 그로부터 공급되는 워드선 공급신호 VBIT에 의해 제3스트링(12)에 구성된 트랜지스터가 동작하게 되어, 제2비트라인(BL2)과 제3비트라인(BL3)간에 전류가 흐르게 된다. 이 전류를 센스 증폭기(도시안됨)로 센스하여 판독하면 된다.
상술한 바와 같이 본 발명에 의하면, 비트라인에 이웃하는 비트라인이 가상접지로 동작되므로 별도의 접지용 메탈의 구성이 필요없게되어 셀의 면적의 감소는 물론 선택된 스트링의 전류통로가 짧아져 롬의 동작속도를 증가시킬 수 있는 탁월한 효과가 있다.
Claims (1)
- NAND형 마스크롬에 있어서, 트랜지스터(Q101 및 Q102)를 각기 경유하여 우수차 비트라인(BL2 및 BL4)에 접속되어 비트라인에 구동 전압을 공급하기 위한 비트라인 바이어스 회로(31)와, 상기 트랜지스터(Q101 및 Q102)의 게이트 단자로부터 접속되어 입력되는 어드레스 신호에 따라 상기 트랜지스터(Q101 및 Q102)를 선택적으로 동작시키기 위한 Y-디코더(32)와, 각각의 기수차 비트라인(BL1,BL3 및 BL5)에 병렬접속되되 자신의 게이트 단자에 입력되는 신호에 따라 자신의 비트라인에 접지 또는 비트라인 구동전압(VBIT)을 공급하는 한쌍의 트랜지스터(Q103 및 Q104,Q105 및 Q106,Q107 및 Q108)와, 상기 트랜지스터(Q103 및 Q108)의 각 게이트 단자로부터 접속되고, 입력되는 어드레스 신호에 따라 이들 트랜지스터를 선택적으로 동작시키기 위한 접지 셀렉터(34)와, 비트라인 간에 접속된 다수의 스트링(10 내지 17)에 스트링 선택신호 및 워드선 동작신호를 공급하기 위한 X-디코더(33)로 구성되는 것을 특징으로 하는 가상접지 형태를 갖는 NAND형 마스크롬.
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