KR940020689A - 비교회로 - Google Patents

Abstract

본 발명은 두 수의 대소를 비교하는 비교회로에 관한 것이다.

본 발명은 n비트를 갖는 두 수를 비교하는 비교회로에 있어서, 두 수중 어느 한 수의 각 비트에 대해 보수를 취하는 보수수단, 보수수단으로부터 출력되는 수와 보수를 취하지 않은 수를 최하위 비트부터 각 비트에서 캐리를 검출하여 캐리 검출결과에 따라 보수를 취한 수보다 보수를 취하지 않은 수가 큼을 나타내는 검출신호를 출력하는 캐리 검출수단을 포함하여 회로가 간략화 되며, 칩 면적을 훨씬 감소시키는 효과와 계산속도를 증가시키는 효과가 있다.

Description

비교회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명에 의한 비교회로의 일 실시예에 따른 회로도.

제4도는 제3도에 도시된 비교회로 중 A〉B를 계산하는 일 부분에 대한 회로도.

Claims (5)

1. n비트를 갖는 두 수를 비교하는 비교회로에 있어서; 두 수중 어느 한 수의 각 비트에 대해 보수를 취하는 보수수단; 및 상기 보수수단으로부터 출력되는 수와 보수를 취하지 않은 수를 최하위 비트부터 각 비트에서의 캐리를 검출하여, 캐리 검출결과에 따라 보수를 취한 수보다 보수를 취하지 않은 수가 큼을 나타내는 검출신호를 출력하는 캐리 검출수단을 포함함을 특징으로 하는 비교회로.
2. n비트를 갖는 갖는 두 수(A, B)를 비교하는 비교회로에 있어서; 두 수중 어느 한 수(B)의 각 비트에 대해 보수를 취하는 제1보수수단; 두 수중 나머지 한 수(A)의 각 비트에 대해 보수를 취하느 제2보수수단; 상기 제1보수수단으로부터 출력되는 수(/B)와 보수를 취하지 않은 수(A)를 최하위 비트부터 각 비트에서의 캐리를 검출하여 캐리 검출결과에 따라 A가 B보다 큼을 나타내는 검출신호를 출력하는 제1캐리 검출수단; 상기 제2보수수단으로부터 출력되는 수(/A)와 보수를 취하지 않은 수(B)를 최하위 비트부터 각 비트에서의 캐리를 검출하여 캐리 검출 결과에 따라 B가 A보다 큼을 나타내는 검출신호를 출력하는 제2캐리 검출수단; 상기 제1 및 제2캐리검출수단의 출력을 부정논리합하여 두수가 동일함을 나타내는 일치신호를 출력하는 일치검출수단을 포함함을 특징으로 하는 비교회로.
3. 제2항에 있어서, 상기 제1캐리 검출수단은 A의 최하위 비트와 /B의 최하위비트의 논리상태를 부정논리곱하는 낸드게이트; 낸드게이트의 출력을 인버팅시켜 최하위 비트의 두 수(A, /B)의 캐리를 검출하는 인버터; A와 /B의 그다음 하위비트를 논리곱한 출력, 인버터의 출력과 A의 그 다음 하위비트를 논리곱한 출력, 인버터의 출력과 /B의 그 다음 하위비트를 논리곱한 출력을 논리합하여 최하위 비트에서 그 다음 하위 비트의 캐리를 발생하고 이 검출된 캐리를 다시 상술한 과정을 반복하여 최상위 비트까지의 캐리를 발생하기 위한 복수의 복합게이트로 구성됨을 특징으로 하는 비교회로.
4. 제2항에 있어서, 상기 제2캐리 검출수단은 /A의 최하위 비트와 B의 최하위 비트의 논리상태를 부정 논리 곱하는 낸드게이트; 낸드게이트의 출력을 인버팅시켜 최하위 비트의 두 수(/A, B)의 캐리를 검출하는 인버터; /A와 B의 그 다음 하위 비트를 논리곱한 출력, 인버터의 출력과 /A의 그 다음 하위 비트를 논리곱한 출력, 인버터의 출력과 B의 그 다음 하위 비트를 논리 곱한 출력을 논리합하여 최하위 비트에서 그 다음 하위 비트의 캐리를 발생하고 이 검출된 캐리를 다시 상술한 과정을 반복하여 최상위 비트까지의 캐리를 발생하기 위한 복수의 복합게이트로 구성됨을 특징으로 하는 비교회로.
5. 제3항 또는 제4항에 있어서, 상기 일치검출수단은 상기 제1캐리 검출수단의 최상위 비트의 캐리를 발생하는 복합게이트의 출력과 상기 제2캐리 검출수단의 최상위 비트의 캐리를 발생하는 복합게이트의 출력을 부정논리 합하는 논리소자로 구성됨을 특징으로 하는 비교회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.