KR980004029A - 이진 합에 대한 제로 검출 - Google Patents

이진 합에 대한 제로 검출 Download PDF

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KR980004029A KR1019970012513A KR19970012513A KR980004029A KR 980004029 A KR980004029 A KR 980004029A KR 1019970012513 A KR1019970012513 A KR 1019970012513A KR 19970012513 A KR19970012513 A KR 19970012513A KR 980004029 A KR980004029 A KR 980004029A
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Abstract

이진 오퍼랜드들의 합에 대한 제로 검출이 개시된다. 합이 '0'이면 합의 비트 보수는 일련의 '1'들이므로, 일련의 '1'들을 증가시키면'1'의 캐리 출력 비트가 발생된다. 마찬가지로, 합이 '0'이 아니면, 합의 비트 보수는 1개 이상의 '0'들을 포함할 것이므로 비트 반전된 합을 증가시키면 '1'의 캐리 출력 비트가 발생하지 않을 것이다. 일 실시예는 합의 비트 보수를 나타내는 결과를 제공하고, 그 결과를 증가시켜 발생되는 캐리 출력 비트를 검사하는 것을 포함한다. 다른 실시예는 제1 및 제2오퍼랜드들을 비트 반전시키고, 비트 반전된 제1 및 제2오퍼랜드들과 상수 /1/의 합으로부터 제1캐리 출력 비트를 발생시키고, 비트 반전된 제1 및 제2오퍼랜드들과 상수 '2'의 합으로부터 제2캐리 출력 비트를 발생시키고 및 제1캐리 출력 비트와 제2캐리 출력 비트의 배타적 논리합이 '1'일 때 제로 검출 플래그를 참으로 설정하는 것을 포함한다. 제1 및 제2캐리 출력 비트들이 캐리 체인들을 사용하여 동시에 발생되므로 빠른 제로 검출이 수행될 수 있는 잇점이 있다. 본 발명은 A 및 B가 n비트 이진 오퍼랜드들이고, C가 캐리 입력 비트라고 할 때, 합 A+B+C의 제로 검출 뿐만 아니라, A 및 B가 n비트 이진 오퍼랜드들이라고 할 때, 합 A+B의 제로 검출을 하는데 아주 적합하다.

Description

이진 합에 대한 제로 검출
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 또는 제9도는 본 발명의 실시예들에 의한 제로 검출을 수행하기 위해 사용되는 알로리즘들의 플로우트차트.

Claims (66)

  1. 오퍼랜드들의 합이 '0'인가를 결정하는 회로를 동작시키는 제로 검출 방법에 있어서, 상기 합의 비트 보수를 나타내는 결과를 마련하는 단계; 및 상기 결과를 증가시켜 발생되는 캐리 출력 비트를 검사하는 단계를 구비하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  2. 제1항에 있어서, 상기 캐리 출력 비트는 상기 합의 비트 보수가 '1'들로 구성되어 있을 때 '1'이고, 상기 합의 비트 보수가'0'을 포함하기만 하면'0'인 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  3. 제1항에 있어서, 상기 제로 검출 방법은 상기 캐리 출력 비트가 '1'일 때 제로 검출 플래그를 참으로 설정하고, 상기 캐리 출력 비트가 '0'일 때 상기 제로 검출 플래그를 거짓으로 설정하는 단계를 더 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  4. 제1항에 있어서, 상기 제로 검출 방법은 상기 캐리 출력 비트가 '1'일 때 스티키 비트를 '0'으로 설정하고, 상기 캐리 출력 비트가 '0'일 때 상기 스티키 비트를 '1'로 설정하는 단계를 더 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  5. 제1항에 있어서, 상기 결과를 마련하는 단계는 상기 합을 마련하기 위하여 상기 오퍼랜드들을 합하고, 그 합을 비트 반전하는 단계를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  6. 제1항에 있어서, 상기 결과를 마련하는 단계는 상기 합을 마련하기 위하여 상기 오퍼랜드들을 합하고, 사익 합을 감소시키는 단계를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  7. 제1항에 있어서, M개의 오퍼랜드들이 있으며, 상기 결과를 마련하는 단계는 상기 M개의 오퍼랜드들을 비트 반전시키고, 비트 반전된 M개의 오퍼랜드들과 상수 M-1을 합하는 단계를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  8. 제7항에 있어서, 상기 제로 검출 방법은 비트 반전된 M개의 오퍼랜드들과 상기 상수 M-1을 합하여 발생되는 부가적인 캐리 출력 비트를 검사하는 단계를 더 포함하고, 상기 부가적인 캐리 출력 비트는 상기 M개의 오퍼랜드들의 합에 대한 반전된 캐리 출력 비트를 나타내는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  9. 제1항에 있어서, 상기 오퍼랜드들은 제1, 제2 및 제3오퍼랜드들로 구성되고, 상기 결과를 마련하는 단계는 상기 제1, 상기 제2 및 상기 제3오퍼랜드들을 비트 반전하고, 비트 반전된 상기 제1, 상기 제2 및 상기 제3오퍼랜드들과 상기 2를 합하는 단계를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  10. 제9항에 있어서, 상기 제3오퍼랜드는 캐리 입력 비트인 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  11. 제9항에 있어서, 상기 제로 검출 방법은 비트 반전된 상기 제1, 상기 제2 및 상기 제3오퍼랜드들과 상기 상수 2를 합하여 발생되는 부가적인 캐리 출력 비트를 검사하는 단계를 더 구비하고, 상기 부가적인 캐리 출력 비트는 상기 제1, 상기 제2 및 상기 제3오퍼랜드들의 합에 대한 반전된 캐리 출력 비트를 나타내는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  12. 제1항에 있어서, 상기 오퍼랜드들은 제1 및 제2오퍼랜드들로 구성되고, 상기 결과를 마련하는 단계는 상기 제1 및 상기 제2오퍼랜들을 비트 반전하고, 상기 비트 반전된 상기 제1 및 상기 제2오퍼랜드들과 상수 1을 합하는 단계를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  13. 제12항에 있어서, 상기 제로 검출 방법은 비트 반전된 상기 제1 및 상기 제2오퍼랜드들과 상기 상수 1을 합하여 발생되는 부가적인 캐리 출력 비트를 검사하는 단계를 더 구비하고, 상기 부가적인 캐리 출력 비트는 상기 제1 및 상기 제2오퍼랜드들의 합의 반전된 캐리 출력 비트를 나타내는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  14. 제1항에 있어서, 상기 제로 검출 방법은 상기 결과를 비트 반전하여 상기 오퍼랜드들의 합을 마련하는 단계를 더 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  15. 제1항에 있어서, 상기 제로 검출 방법은 단일 명령 사이클에서 수행되는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  16. 제15항에 있어서, 상기 제로 검출 방법을 수행하는 처리기.
  17. M개의 오퍼랜드들에 대한 합이 '0'인가를 결정하는 회로를 동작시키는 제로 검출 방법에 있어서, M개의 오퍼랜드들을 마련하는 단계; 상기 M개의 오퍼랜드들을 비트 반전하는 단계; 비트 반전된 오퍼랜드들과 상수 M-1의 합에서 최상의 비트 위치로부터 캐리 출력 비트를 나타내는 제1캐리 출력 비트를 발생하는 단계; 비트 반전된 오퍼랜드들과 상기 M의 합에서 최상위 비트 위치로부터 캐리 출력 비트를 나타내는 제2캐리 출력 비트를 발생하는 단계; 및 제1캐리 출력 비트 및 제2캐리 출력 비트들이 다른 논리값들을 갖는가를 결정하는 단계를 구비하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  18. 제1 및 제2오퍼랜드들의 합이 '0'인가를 결정하는 회로를 동작시키는 제로 검출 방법에 있어서, 제1 및 제2n비트의 오퍼랜드들을 마련하는 단계; 상기 제1오퍼랜드를 비트 반전하는 단계; 상기 제2오퍼랜드를 비트 반전하는 단계; 비트 반전된 제1 및 제2오퍼랜드들과 상수 1의 n비트 합의 최상위 비트로부터 캐리 출력 비트를 나타내는 제1캐리 출력 비트를 발생하는 단계; 비트 반전된 제1 및 제2오퍼랜드들과 상수 2의 n비트 합의 최상위 비트로부터 캐리 출력 비트를 나타내는 제2캐리 출력 비트를 발생하는 단계; 및 상기 제1캐리 출력 비트 및 상기 제2캐리 출력 비트의 배타적 논리합이 '1'인가를 결정하는 단계를 구비하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  19. 제18항에 있어서, 상기 제로 검출 방법은 상기 배타적 논리합이 '1'일 때 제로 검출 플래그를 참으로 설정하고, 그렇지 않으면 상기 제로 검출 플래그를 거짓으로 설정하는 단계를 더 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  20. 제18항에 있어서, 상기 제로 검출 방법은 제1캐리 출력 비트를 반전하여 상기 제1오퍼랜드와 상기 제2오퍼랜드의 합에 대한 캐리 출력 비트를 마련하는 단계를 더 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  21. 제18항에 있어서, 상기 제로 검출 방법은 비트 반전된 제1 및 제2오퍼랜드들과 상기 '1'의 합을 계산하지 않고 수행되는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  22. 제18항에 있어서, 상기 제로 검출 방법은 상기 비트 반전된 상기 제1 및 상기 제2오퍼랜드들과 상수 '2'의 합을 계산하지 않고 수행되는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  23. 제18항에 있어서, 상기 제1캐리 출력 비트를 발생하는 단계는 상기 비트 반전된 제1 및 제2오퍼랜드들을 캐리 보류 가산기들에 결합시키고, 상기 캐리 보류 가산기들을 전파 발생부들에 결합시키고 및 상기 전파 발생부들을 '0'으로 설정된 캐리 입력 비트를 갖는 제1캐리 체인에 결합시키는 단계를 포함하는 반면에, 상기 제2캐리 출력 비트를 발생하는 단계는 상기 전파 발생부들을 '1'로 설정된 캐리 입력 비트를 갖는 제2캐리 체인에 결합시키는 단계를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  24. 제1 및 제2오퍼랜드들과 캐리 입력 비트의 합이 '0'인가를 결정하는 회로를 동작시키는 제로 검출 방법에 있어서, 제1 및 제2n비트 오퍼랜드들과 캐리 입력 비트를 마련하는 단계; 상기 제1오퍼랜드를 비트 반전하는 단계; 상기 제2오퍼랜드를 비트 반전하는 단계; 상기 캐리 입력 비트를 비트 반전하는 단계; 상기 비트 반전된 제1오퍼랜드, 상기 비트 반전된 제2오퍼랜드, 상기 비트 반전된 캐리 입력 비트 및 상수 '2'의 n비트 합의 캐리 출력 비트를 나타내는 제1캐리 출력 비트를 발생하는 단계; 상기 비트 반전된 제1오퍼랜드, 상기 비트 반전된 제2오퍼랜드, 상기 비트 반전된 캐리 입력 비트 및 상수 '3'의 n비트 합의 캐리 출력 비트를 나타내는 제2캐리 출력 비트를 발생하는 단계; 및 상기 제1캐리 출력 비트와 제2캐리 출력 비트의 배타적 논리합이 '1'인가를 결정하는 단계를 구비하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  25. 제24항에 있어서, 상기 제로 검출 방법은 상기 배타적 논리합이 '1'일 때, 제로 검출 플래그를 참으로 설정하고, 그렇지 않으면 상기 제로 검출 플래그를 거짓으로 설정하는 단계를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  26. 제24항에 있어서, 상기 제로 검출 방법은 상기 1캐리 출력 비트를 반전하여 상기 제1 및 상기 제2오퍼랜드들과 상기 캐리 입력 비트의 합의 캐리 출력 비트를 마련하는 단계를 더 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  27. 제24항에 있어서, 상기 제로 검출 방법은 상기 비트 반전된 제1오퍼랜드, 상기 비트 반전된 제2오퍼랜드, 상기 비트 반전된 캐리 입력 비트 및 상수 '2'의 합을 계산하지 않고 수행되는 것을 특징으로 하는 이진합에 대한 제로 검출 방법.
  28. 제24항에 있어서, 상기 제로 검출 방법은 상기 비트 반전된 제1오퍼랜드, 상기 비트 반전된 제2오퍼랜드, 상기 비트 반전된 캐리 입력 비트 및 상수 '3'의 합을 계산하지 않고 수행되는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  29. 제24항에 있어서, 상기 캐리 출력 비트를 발생하는 단계는 상기 비트 반전된 제1 및 제2오퍼랜드들을 캐리 보류 가산기들에 결합시키고, 상기 캐리 보류 가산기들을 전파 발생부들에 결합시키고 및 상기 전파 발생부들을 '0'으로 설정된 캐리 입력 비트를 갖는 제1캐리 체인에 결합시키는 단계를 포함하는 반면, 상기 제2캐리 출력 비트를 발생하는 단계는 상기 전파 발생부들을 '1'로 설정된 캐리 입력 비트를 갖는 제2캐리 체인에 결합시키는 단계를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 방법.
  30. M개의 이진 오퍼랜드들의 제로 합을 검출하는 제로 검출 장치에 있어서, 상기 M개의 오퍼랜드들을 입력하여 상기 M개의 오퍼랜드들의 합을 이루는 합 출력을 발생하는 합 가산기; 상기 합 출력을 비트 반전하는 인버터 회로; 및 상기 비트 반전된 합 출력을 증가시키는 것에 근거하여 캐리 출력 비트를 발생하는 캐리 발생기를 구비하고, 상기 캐리 출력 비트는 제로 검출 플래그를 제공하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  31. 제30항에 있어서, 상기 캐리 발생기는 상기 비트 반전된 합 출력 및 '1'을 합하는 제2항 가산기를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  32. 제30항에 있어서, M은 2 내지 3의 범위에 있는 정수인 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  33. M개의 이진 오퍼랜드들의 제로 합을 검출하는 제로 검출 장치에 있어서, 상기 M개의 오퍼랜드들을 비트 반전하는 인버터 회로; 상기 비트 반전된 상기 M개의 오퍼랜드들을 입력하여 상기 비트 반전된 M개의 오퍼랜드들과 상수 M-1의 합을 이루는 합 출력을 발생하는 합 가산기; 및 상기 합 출력을 증가시키는 것에 근거하여 캐리 출력 비트를 발생하는 캐리 발생기를 구비하고, 상기 캐리 출력 비트는 제로 검출 플래그를 제공하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  34. 제33항에 있어서, 상기 M은 2 내지 3의 범위내에 있는 정수인 것을 특징으로 하는 제로 검출 장치.
  35. M개의 이진 오퍼랜드들의 제로 합을 검출하는 제로 검출 장치에 있어서, 상기 M개의 오퍼랜드들을 비트 반전하는 인버터 회로; 상기 비트 반전된 오퍼랜드들과 상수 M-1의 합에 근거하여 제1캐리 출력 비트를 발생하는 제1캐리 발생기; 상기 비트 반전된 오퍼랜드들과 상기 M의 합에 근거하여 제2캐리 출력 비트를 발생하는 제2캐리 발생기; 및 상기 제1 및 상기 제2캐리 출력 비트들이 다른 논리값들을 갖는가를 결정하는 검사 회로를 구비하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  36. 제35항에 있어서, 상기 검사 회로는 상기 제1 및 상기 제2캐리 출력 비트들이 다른 논리값들을 갖을 때 제로 검출 플래그를 참으로 설정하고, 그렇지 않으면 상기 제로 검출 플래그를 거짓으로 설정하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  37. 제36항에 있어서, 상기 검사 회로는 입력으로서 상기 제1 및 상기 제2캐리 출력 비트들을 입력하는 배타적 논리합 게이트를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  38. 제35항에 있어서, 상기 검사 회로는 상기 제1 및 상기 제2캐리 출력 비트들이 다른 논리값들을 갖을 때, 스티키 비트를 '0'으로 설정하고, 그렇지 않으면 상기 스티키 비트를 '1'로 설정하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  39. 제35항에 있어서, 상기 오퍼랜드들은 제1 및 제2오퍼랜드들로 구성되고, 상기 상수 M은 '2'인 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  40. 제35항에 있어서, 상기 오퍼랜드들은 제1, 제2 및 제3오퍼랜드들로 구성되고, 상기 제3오퍼랜드는 캐리 입력 비트이고, 상수 M은 '3'인 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  41. 제35항에 있어서, 상기 제1캐리 발생기는 '0'으로 설정된 캐리 입력 비트를 갖는 제1캐리 체인을 포함하고, 상기 제2캐리 발생기는 '1'로 설정된 캐리 입력 비트를 갖는 제2캐리 체인을 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  42. 제41항에 있어서, 상기 제1 및 상기 제2캐리 발생기들은 상기 제1 및 상기 제2캐리 체인들과 결합되는 전파 발생부들을 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  43. 제42항에 있어서, 상기 전파 발생부들의 각각은 상기 제1 및 상기 제2캐리 체인들과 결합되는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  44. 제42항에 있어서, 상기 제1 및 상기 제2캐리 발생기들은 상기 인버터 회로와 결합된 입력들 및 상기 전파 발생부들과 결합된 출력들을 갖는 캐리 보류 가산기들을 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  45. 제44항에 있어서, 상기 캐리 보류 가산기들은 상기 비트 반전된 오퍼랜드들의 최하위 비트들과 제3입력 신호를 입력하는 전가산기를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  46. 제45항에 있어서, 상기 오퍼랜드들은 제1 및 제2오퍼랜드들로 구성되고, 상기 제3입력신호는 '1'인 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  47. 제45항에 있어서, 상기 오퍼랜드들은 제1, 제2 및 제3오퍼랜드들로 구성되고, 상기 제3오퍼랜드는 캐리 입력 비트이고, 상기 제3입력신호는 상기 제3오퍼랜드 캐리 입력 비트의 보수인 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  48. 제44항에 있어서, 상기 캐리 보류 가산기들은 상기 비트 반전된 오퍼랜드들의 최하위 비트들을 입력하는 제1가산기를 포함하고, 상기 전파 발생부들을 상기 제1가산기로부터 합 비트 및 제2입력신호를 입력하는 제1전파 발생부를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  49. 제48항에 있어서, 상기 오퍼랜드들은 제1 및 제2오퍼랜드들로 구성되고, 상기 제2입력신호는 '0'인 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  50. 제48항에 있어서, 상기 오퍼랜드들은 제1, 제2 및 제3오퍼랜드들로 구성되고, 상기 제3오퍼랜드는 캐리 입력 비트이고, 상기 제2입력신호는 상기 제3오퍼랜드 캐리 입력 비트의 보수인 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  51. 제35항에 있어서, 상기 제1캐리 발생기는 캐리 보류 가산기들의 제1행을 포함하고, 상기 제2캐리 발생기는 캐리 보류 가산기들의 제2행을 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  52. 제51항에 있어서, 상기 제1 및 상기 제2캐리 발생기들은 캐리 보류 가산기들의 제3행을 포함하고, 상기 제3행에 있는 상기 캐리 보류 가산기들 각각은 상기 제1행에 있는 캐리 보류 가산기 및 상기 제2행에 있는 캐리 보류 가산기와 결합되는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  53. 제52항에 있어서, 상기 제1 및 상기 제2행들에 있는 상기 캐리 보류 가산기들은 전가산기들이고, 상기 제3행에 있는 상기 캐리 보류 가산기들은 반가산기들인 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  54. 제53항에 있어서, 상기 제3행에 있는 캐리 보류 가산기들은 상기 비트 반전된 오퍼랜드들의 최하위 비트들을 입력하는 제1반가산기를 포함하고, 상기 제1행에 있는 상기 캐리 보류 가산기들은 상기 제1반가산기로 부터 합 비트 및 '0'과 '1'을 입력하는 전가산기를 포함하고 및 상기 제2행에 있는 상기 캐리 보류 가산기들은 상기 제1반가산기로부터의 합 비트 및 한쌍의 '1'들을 입력하는 전가산기를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  55. 제51항에 있어서, 상기 제로 검출 장치는 다수개의 인버터들을 더 포함하고, 상기 인버터들 각각은 제1행에 있는 상기 캐리 보류 가산기들중 하나로부터 합 비트를 입력하고, 상기 인버터들의 출력은 상기 오퍼랜드들의 합을 제공하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  56. 제35항에 있어서, 상기 제1 및 상기 제2캐리 출력 비트들은 동시에 발생되는 것을 특징으로 하는 이진 합에대한 제로 검출 장치.
  57. 제35항에 있어서, 상기 제1캐리 발생기는 상기 M개의 오퍼랜드들과 상수 M-1의 합을 나타내는 합 출력을 제공하는 합 가산기를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  58. 제57항에 있어서, 상기 제1캐리 발생기는 합 가산기와 결합되는 인버터 회로를 포함하고, 상기 인버터 회로는 상기 합 출력을 비트 반전하여 상기 오퍼랜드들의 합을 제공하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  59. 제57항에 있어서, 상기 제2캐리 발생기는 상기 비트 반전된 오퍼랜드들과 상수 M의 합을 나타내는 제2합 출력을 제공하는 제2합 가산기를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  60. M개의 이진 오퍼랜드들의 합이 '0'인가를 결정하는 제로 검출 장치에 있어서, 상기 M개의 오퍼랜들을 비트 반전하는 수단; 상기 비트 반전된 M개의 오퍼랜드들과 상수 M-1의 합에서 캐리 출력 비트를 나타내는 제1캐리 출력 비트를 결정하는 수단; 상기 비트 반전된 M개의 오퍼랜드들과 상기 M의 합에서 캐리 출력 비트를 나타내는 제2캐리 출력 비트를 결정하는 수단; 및 상기 제1캐리 출력 비트와 상기 제2캐리 출력 비트가 서로 다른 논리값들을 갖는가를 결정하여 제로 검출 플래그를 참으로 설정하는 수단을 구비하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  61. 제60항에 있어서, 상기 M은 2 내지 3의 범위안에 있는 정수인 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  62. 제60항에 있어서, 상기 제1캐리 출력 비트를 결정하는 수단은 '0'으로 설정된 캐리 입력 비트를 갖는 제1캐리 체인을 포함하고, 상기 제2캐리 출력 비트를 결정하는 수단은 '1'로 설정된 캐리 입력 비트를 갖는 제2캐리 체인을 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  63. 제60항에 있어서, 상기 제1캐리 출력 비트를 결정하는 수단 및 상기 제2캐리 출력 비트를 결정하는 수단들은 캐리 보류 가산기들의 제1, 제2 및 제3행들을 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  64. 제60항에 있어서, 상기 제로 검출 장치는 상기 오퍼랜드들을 합하는 수단을 더 구비하고, 상기 제1캐리 출력 비트를 결정하는 수단을 합 가산기를 포함하고, 상기 오퍼랜드들을 합하는 수단은 상기 합 가산기의 합 출력과 결합되는 인버터 회로를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  65. 제60항에 있어서, 상기 다른 논리값들을 결정하는 수단은 상기 제1 및 상기 제2캐리 출력 비트들을 입력하는 배타적 논리합 게이트를 포함하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
  66. 제60항에 있어서, 상기 제1캐리 출력 비트를 결정하는 수단 및 상기 제2캐리 출력 비트를 결정하는 수단들은 상기 제1 및 상기 제2캐리 출력 비트들을 동시에 발생하는 것을 특징으로 하는 이진 합에 대한 제로 검출 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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