KR940016836A - 자기 정렬된 커패시터 콘택트 제조방법 - Google Patents

Abstract

본 발명은 반도체 기판(31)상에 필드 산화막(32), 게이트 산화막(33)을 형성한 후에 게이트 폴리(34), 산화막(35)을 순차적으로 형성한 후에 사진 식각법으로 게이트 전극(45)을 형성하는 제 1 단계, 상기 제 1 단계후에 산화막(36)을 형성하고 이온 주입으로 N⁺영역(37)을 형성한 후에 건식 식각으로 일부분의 산화막(36)을 반도체 기판(31)이 드러나도록 제거하는 제 2 단계, 상기 제 2 단계 후에 전이 금속막(38)을 증착한후에 상기 반도체 기판(31)상에 열처리로 금속을 침투시켜 실리사이드(39)를 형성한 후에 실리사이드(39)가 형성되지 않은 전이 금속막(38)을 제거하는 제 3 단계, 상기 제 3 단계 후에 산화막(40), 폴리실리콘(41)을 순차적으로 형성하는 제 4 단계, 상기 제 4 단계 후에 상기 폴리실리콘(41)의 일부분을 제거하고 산화막(40)을 식각하여 실리사이드(39)가 드러나도록 하고, 노드 전극(42)과 커패시터 절연막(43)을 형성한 후에 사진식각법으로 소정의 패턴을 형성하고 절연용 산화막(44)을 형성하는 제 5 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

자기 정렬된 커패시터 콘택트 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제 2 도는 본 발명에 따른 반도체 소자의 커패시터 콘택트 제조 공정도, 제 3 도는 본 발명의 다른 실시예에 따른 반도체 소자의 커패시터 콘택트 제조 공정도.

Claims (1)

1. 반도체 소자의 커패시터 콘택트 제조방법에 있어서, 반도체 기판(31)상에 필드 산화막(32), 게이트 산화막(33)을 형성한 후에 게이트 폴리(34), 산화막(35)을 순차적으로 형성한 후에 사진 식각법으로 게이트 전극(45)을 형성하는 제1단계, 상기 제 1 단계 후에 산화막(36)을 형성하고 이온 주입으로 N-영역(46)을 형성한 후에 건식 식각으로 일부분의 산화막(36)을 반도체 기판(31)이 드러나도록 제거하는 제 2 단계, 상기 제 2 단계 후에 스페이서용 산화막(47)을 형성한 후에 이온 주입한 N⁺영역(37)으로 LDD 구조를 형성하는 제 3 단계, 상기 제 3 단계 후에 전이 금속막(38)을 증착한 후에 상기 반도체 기판(31)상에 열처리로 금속을 침투시켜 실리사이드(39)를 형성한 후에 실리사이드(39)가 형성되지 않은 전이 금속막(38)을 제거하는 제 4 단계, 상기 제 4 단계 후에 산화막(40), 폴리실리콘(41)을 순차적으로 형성하는 제 5 단계, 상기 제 5 단계 후에 상기 폴리실리콘(41)의 일부분을 제거하고 산화막(40)을 식각하여 실리사이드(39)가 드러나도록 하고, 노드전극(42)과 커패시터 절연막(43)을 형성한 후에 사진 식각법으로 소정의 패턴을 형성하고 절연용 산화막(44)을 형성하는 제 6 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택트 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.