KR940016732A - 반도체 소자의 다층금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 다층금속배선 형성방법에 있어서, 도전층 상부에 제 1 콘택홀이 형성된 제 1 절연막을 형성하고 그 위에 용이한 식각공정을 위하여 얇은 질화막과 그 상부에 제 2 절연막을 적층하고 노광작업과 건식식각공정을 거쳐 제 2 콘택홀을 형성한 다음, 전체구조 상부에 금속잡합층과 전면성 텅스텐 증착을 하고 에치백 공정으로 전면성 텅스텐막의 일정두께를 식가한후 제 3 절연막을 증착하는 방법으로 완전 평탄화와 공정의 단순화로 야기되는 경제성 및 소자의 신뢰성을 향상시키는 효과를 기대할 수 있는 기술이다.

Description

반도체 소자의 다층금속배선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1E도는 본 발명에 제 1 실시예에 의해 다층금속배선을 형성하는 단계를 도시한 단면도, 제2A도 내지 제2E도는 본 발명의 제 2 실시예에 의해 다층금속배선을 형성하는 단계를 도시한 단면도.

Claims (3)

  1. 전면성 텅스텐막을 증착하고, 후식각공정을 통한 다층금속배선 형성방법에 있어서, 도전층 상부에 제 1 절연층을 형성하고, 예정된 부분의 제 1 절연막을 식각하여 도전층이 노출된 제 1 콘택홀을 형성하는 단계와, 제 1 콘택홀에 도전성 플러그를 형성한후 전체적으로 질화막을 형성하는 단계와, 질화막 상부에 제 2 절연막을 형성하고, 예정된 부분의 제 2 절연막과 그 하부의 질화막을 식각하여 도전성 플러그가 노출되는 제 2 콘택홀을 형성하는 단계와, 전체구조 상부에 금속접합층을 얇은 두께 형성하고 그 상부에 전면성 텅스텐막을 두껍게 증착하는 단계와, 전면성 텅스텐막을 에치백하되, 제 2 절연막 최상부면이 노출되기까지 식각한 후, 제 3 절연막을 형성하는 단계를 포함하는 반도체 소자의 다층금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 제1, 제2, 제 3 절연층은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 다층금속배선 형성방법.
  3. 제 2 항에 있어서, 상기 도전성 플러그는 선택적인 텅스텐막으로 형성하는 것을 특징으로 하는 반도체소자의 다층금속배선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR92025887A 1992-12-28 1992-12-28 Multi-layer metal line for semiconductor device KR960004084B1 (en)

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