KR940010501A - 단자 전압 발생기 - Google Patents

Abstract

본 발명은 전원을 공급함에 있어 +극성과 -극성을 구분하지 않고 연결하도록 하고 내부적으로 이를 보상하여주는 단자 전압 발생기에 관한 것으로 서로 쌍대성을 갖는 2쌍의 스위칭수단으로 구성되어, 그 한쌍의 스위칭수단을 구성하는 스위칭소자들이 공통 접속되는 부분으로는 항상 ‘로우’레벨인 -전압을 출력하고, 다른 한쌍의 스위칭수단을 구성하는 스위칭소자들이 공통접속되는 부분으로는 항상 ‘하이’레벨인 +전압을 출력하도록 하여 전원의 극성이 잘못 연결되었을 때 나타날 수 있는 전자기기의 손상이나 오동작을 방지하도록 한다.

Description

단자 전압 발생기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제4도는 단자전압 발생기를 내장한 반도체 IC에서의 전원공급을 나타내는 도면이고,

제5도는 단자전압 발생기가 부착되는 전자기기에서의 전원공급을 나타내는 도면이다.

Claims (10)

1. 외부로부터 직류(DC) 전원을 극성을 구별하지 않고 입력하여 전자기기의 전원을 공급하기 위한 장치에 있어서, 상기 외부전원을 입력하기 위한 제1입력단자 및 제2입력단자와; 극성이 조정된 단자 전압을 출력하기 위한 제1출력단자 및 제2출력단자와; 상기 제1입력단자 및 제2입력단자의 신호에 따라 각각 스위칭되고 상호 공통으로 상기 제2출력단자에 접속되며, 한싯점에서 그 어느 하나가 도통되어 상기 제2출력단자로 항상 ‘로우’레벨을 나타내는 제1스위칭수단 및 제2스윙수단과; 상기 제1입력단자 및 제2입력단자의 신호에 따라 각각 스위칭되고 상호 공통으로 상기 제1입력단자에 접속되며, 한싯점에서 그 어느 하나가 도통되어 상기 제1출력단자로 항상 ‘하이’레벨을 나타내는 제3스위칭수단 및 제4스위칭수단을 구비하여 상기 제1입력단자 및 제2입력단자로는 극성의 구분없이 자유롭게 전원을 연결하도록 하는 것을 특징으로 하는 잔자 전압 발생기.
2. 제1항에 있어서, 상기 제1스위칭수단과 제2스위칭수단과 제3스위칭수단 및 제4스위칭수단은 각각 제1트랜지스터와 제2트랜지스터와 제3트랜지스터 및 제4트랜지스터로 구성되는 것을 특징으로 하는 단자 전압 발생기.
3. 제2항에 있어서, 상기 제1입력단자와 제2출력단자 사이에 제1다이오드(D5)가 역방향으로 연결되며, 제2입력단자와 제2출력단자 사이에는 제2다이오드(D6)가 역방향으로 연결되어 제2출력단자에 나타나는 전압레벨이 항상 제1입력단자 및 제2입력단자에 나타나는 전압레벨보다 낮도록 하는 것을 특징으로 하는 단자 전압 발생기.
4. 제2항에 있어서, 상기 제1입력단자와 제1출력단자 사이에 제3다이오드(D7)가 순방향으로 연결되며, 제2입력단자와 제1출력단자 사이에는 제4다이오드(D8)가 순방향으로 연결되어 제1출력단자에 나타나는 전압레벨이 항상 제1입력단자 및 제2입력단자에 나타나는 전압레벨보다 높도록 하는 것을 특징으로 하는 단자 전압 발생기.
5. 제2항에 있어서, 상기 제1출력단자와 제2출력단자 사이에는 제5다이오드(D7)가 순방향으로 연결되어 제1출력단자의 레벨이 제2출력단자의 레벨보다 높도록 하는 것을 특징으로 하는 단자 전압 발생기.
6. 제2항에 있어서, 상기 단자 전압 발생기는 반도체 IC에 내장되는 것을 특징으로 하는 단자 전압 발생기.
7. 제2항에 있어서, 상기 제1트랜지스터 및 제2트랜지스터는 상기 제1입력단자 및 제2입력단자에 드레인(Drain)이 각각 연결되고, 소스(Source)는 각각 공통 접속되어 상기 제2출력단자에 연결되며, 게이트(Gate)는 상기 드레인(Drain)과 반대로 각각 저항들(R1, R2)을 통하여 제2입력단자 및 제1입력단자에 연결되어 임의의 싯점에서 어느 하나가 도통되어 상기 제2출력단자의 전압레벨을 ‘로우’로 하는 제1-NMOS트랜지스터(NM2) 및 제2-NMOS트랜지스터(NM3)로 구성되고; 상기 제3트랜지스터 및 제4트랜지스터는 상기 제1입력단자 및 제2입력단자에 드레인(Drain)이 각각 연결되고, 소스(Sorce)는 각각 공통 접속되어 상기 제1출력단자에 연결되며, 게이트(Gate)는 상기 드레인(Drain)과 반대로 각각 저항들(R1, R2)을 통하여 제2입력단자 및 제1입력단자에 연결되어 임의의 싯점에서 어느 하나가 도통되어 상기 제1출력단자의 전압레벨을 ‘하이’로 하는 제1-PMOS트랜지스터(PM2) 및 제2-PMOS트랜지스터(PM3)로 구성되는 것을 특징으로 하는 단자 전압 발생기.
8. 제2항에 있어서, 상기 제1트랜지스터 및 제2트랜지스터는 상기 제1입력단자 및 제2입력단자에 드레인(Drain)이 각각 연결되고, 소스(Source)는 각각 공통 접속되어 상기 제2출력단자에 연결되며, 게이트(Gate)는 상기 드레인(Drain)과 반대로 각각 저항들(R3, R4)을 통하여 제1입력단자 및 제2입력단자에 연결되어 임의의 싯점에서 어느 하나가 도통되어 상기 제2출력단자의 전압레벨을 ‘로우’로 하는 제1-PMOS트렌지스터(PH4) 및 제2-PMOS트랜지스터(PM5)로 구성되고; 상기 제3트랜지스터 및 제4트랜지스터는 상기 제1입력단자 및 제2입력단자에 드레인(Drain)이 각각 연결되고, 소스(source)는 각각 공통 접속되어 상기 제1출력단자에 연결되며, 게이트(Gate)는 상기 드레인(Drain)과 반대로 각각 저항들(R3, R4)을 통하여 제1입력단자 및 제2입력단자에 연결되어 임의의 싯점에서 어느 하나가 도통되어 상기 제1출력단자의 전압레벨을 ‘하이’로 하는 제1-NMOS트랜지스터(NM2) 및 제2-NMOS트랜지스터(NM3)로 구성되는 것을 특징으로 하는 단자 전압 발생기.
9. 제2항에 있어서, 상기 제1트랜지스터 및 제2트랜지스터는 상기 제1입력단자 및 제2입력단자에 드레인(Drain)이 각각 연결되고, 소스(Source)는 각각 공통 접속되어 상기 제2출력단자에 연결되며, 게이트(Gate)는 상기 드레인(Drain)과 반대로 각각 저항들(R5, R6)을 통하여 제2입력단자 및 제1입력단자에 연결되어 임의의 싯점에서 어느 하나가 도통되어 상기 제2출력단자의 전압레벨을 ‘로우’로 하는 제1-NMOS트랜지스터(NM2) 및 제2-NMOS트랜지스터(NM7)로 구성되고; 상기 제3트랜지스터 및 제4트랜지스터는 상기 제1입력단자 및 제2입력단자에 드레인(Drain)이 각각 연결되고, 소스(Sorce)는 각각 공통 접속되어 상기 제1출력단자에 연결되며, 게이트(Gate)는 상기 드레인(Drain)과 반대로 각각 저항들(R1, R2)을 통하여 제1입력단자 및 제2입력단자에 연결되어 임의의 싯점에서 어느 하나가 도통되어 상기 제1출력단자의 전압레벨을 ‘하이’로 하는 제3-PMOS트랜지스터(PM8) 및 제4-PMOS트랜지스터(PM9)로 구성되는 것을 특징으로 하는 단자 전압 발생기.
10. 제2항에 있어서, 상기 제1트랜지스터 및 제2트랜지스터는 상기 제1입력단자 및 제2입력단자에 드레인(Drain)이 각각 연결되고, 소스(Source)는 각각 공통 접속되어 상기 제2출력단자에 연결되며, 게이트(Gate)는 상기 드레인(Drain)과 반대로 각각 저항들(R7, R8)을 통하여 제1입력단자 및 제2입력단자에 연결되어 임의의 싯점에서 어느 하나가 도통되어 상기 제2출력단자의 전압레벨을 ‘로우’로 하는 제1-PMOS트랜지스터(PM6) 및 제2-PMOS트랜지스터(PM7)로 구성되고; 제3트랜지스터 및 제4트랜지스터는 상기 제1입력단자 및 제2입력단자에 드레인(Drain)이 각각 연결되고, 소스(source)는 각각 공통 접속되어 상기 제1출력단자에 연결되며, 게이트(Gate)는 상기 드레인(Drain)과 반대로 각각 저항들(R7, R8)을 통하여 제2입력단자 및 제1입력단자에 연결되어 임의의 싯점에서 어느 하나가 도통되어 상기 제1출력단자의 전압레벨을 ‘하이’로 하는 제3-NMOS트랜지스터(NM8) 및 제4-NMOS트랜지스터(NM9)로 구성되는 것을 특징으로 하는 단자 전압 발생기.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.