KR940007297B1 - 클럭 듀티 검출 및 조정회로 - Google Patents

Abstract

내용 없음.

Description

클럭 튜티 검출 및 조정회로

제1도는 종래의 클럭발생회로도.

제2도는 본 발명의 클럭 튜티 검출 및 조정회로 블럭도.

제3도는 제2도에 의한 상세회로도.

제4도는 본 발명에 의한 튜티비검출부의 각부 파형도.

제5도는 본 발명 튜티비검출부에 의한 내부클럭의 튜티 상태표.

제6도는 본 발명 튜티비 조정후의 각부 파형도.

제7도는 본 발명의 따른 튜티비검출부의 실시예도.

* 도면의 주요부분에 대한 부호의 설명

100 : 튜티비검출부 101 : 제 1지연부

102 : 제 2 지연부 103 : 분주기

104 : 원슈트펄스발생기 200 : 디코딩부

300 : 튜티조정부 400 : 멀티플렉서

501 : 제 3지연부 AD₁-AD₇: 앤드게이트

OR₁-OR₃: 오아게이트 MN1,MN2. 앤모스트랜지스터

I₁-I₃: 인버터 F/F₁,F/F₂: RS플립플립

본 발명은 클럭 튜티(Duty)검출 및 조정회로에 관한 것으로, 특히 비정상적인 상태의 튜티 상태를 갖는 클럭을 검출하여 상태를 확인하고 상태에 맞게 적절하게 보상해 주도록 한 클럭 튜티검출 및 조정회로에 관한 것이다.

종래에는 제1도에 도시된 바와같이 단순히 두개의 인버팅버터(IB₁),(IB₂)를 통해 외부에서 입력된 클럭을 버퍼링시켜 출력으로 빠져나오게 되어있다.

그러나, 종래에는 외부에서 정상적인 50 : 50의 튜티(Duty)가 입력되더라도 내부의 버퍼 사이즈에 의하여 튜티가 어긋날 수도 있고 또 외부에서 입력되는 튜티바가 어긋나서 입력되어지기도 하는데 이때 어긋난 튜티비에 의하여 내부동작이 영향을 받아 오동작할 수 있는 문제점이 있었다.

이와같은 종래의 문제점을 해결하기 위하여 본 발명은 클럭튜티가 어긋날 경우 그것올 검출하여 조정한후 클럭으로서 사용함으로써 오동작을 방지하도록 한 클럭 튜티 검출 및 조정회로를 창안한 것으로, 이하 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도 및 제3도는 본 발명의 클럭 튜티 검출 및 조정회로 블럭도로서, 인버팅버퍼(IB₁),(IB₂)를 통해 입력되는 외부 클럭의 포지티브(Positive) 대 네가티브(Negative)의 클럭 튜티(Duty)를 검출하는 튜티비검출부(100)와, 이 튜티비검출부(100)의 검출상태를 종류별로 디코딩하는디코딩부(200)와, 이 디코딩부(200)의 출력 및 외부클럭에 따라 비정상상태의 튜티를 정상상태의 튜티로 조정하여 출력하는 튜티조정부(300)와, 이 튜티비조정부(300)를 통해 조정된 파형과 원래의 파형을 조건에 따라 선택하여 내부 클럭으로 출력하는 멀티플렉서(400)로 구성한다.

이와같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.

입력된 외부클럭에 따라 튜티비를 검출하는 튜티비검출부(100)는, 먼저 제1지연부(101) 및 분주기(103)에서 외부클럭신호를 입력받아 0.4f지연된 클럭신호와 2분주된 클럭신호가 앤드게이트(AD₁)에 입력되어 원래의 외부(External) 클럭입력(f)과 비교되고, 그 비교된 신호는 제1플립플롭(F/F₁)의 세트단자(S)로 입력되어 래치(Latch)되는데 여기서 사용되는 래치신호는 리제트신호(Reset)를 받아서 생성된 원슈트펄스발생기(104)의 출력이다.

또한, 상기 제1지연부(101)를 통해 0.4f지연된 클럭신호를 다시 제2지연부(102)에서 0.2f지연된, 즉,0.6f만큼 지연된 신호와 2분주된 분주기(102)의 클럭신호가 앤드게이트(AD₂)에 입력되어 원클럭입력(f)과 비교되고, 그 비교된 신호는 제2플립플롭(F/F₂)의 세트단자(S)로 입력되어 상기 제2플립플롭(F/F₂)에 래치된다. 따라서 상기 제1,2플립플롭(F/F₁),(F/F₂)의 출력에 따라 튜티비가 검출된다.

첫째, 상기 튜티비검출부(100)의 튜티비가 50% 또는 40-60%이내의 정상상태일때 상기 제1플립플롭(F/F₁)의 출력(Q₁)은 하이이고, 제2플립플롭(F/F₂)의 출력(Q₂)은 로우상태가 되므로 디코딩부(200)의 출력중 앤드게이트(AD₃)의 출력만 하이가 되고 나머지는 모두 로우가 된다. 따라서 멀티플렉서(400)에서 앤드게이트(AD₆)에서 앤드게이트(AD₆)의 일측입력단으로 로우가 입력되므로 상기 게이트(AD₆)가 닫히고 앤드게이트(AD₇)의 일측입력단으로 하이가 입력되어 상기 게이트(AD₇)가 열림으로써 타측입력단으로 입력되는 외부클럭이 그대로 오아게이트(OR₃)를 통해 내부클럭버퍼로 전달된다.

클럭튜비가 40%이하의 비정상 상태를 제4도에서 (a)부분의 파형도를 참조하여 설

가령 제4도의 (a)에 도시한 외부클럭입력(f)의 포지티브(Positive) 대 네가티브(Negative)의 클럭튜티비가 30%인 클럭신호가 제1지연부(101)에서 0.4f지연된 제4도(c)에 도시한 A노드의 클럭신호와 분주기(103)를 통해 2분주된 (b)에 도시한 B노드의 클럭신호는 앤드게이트(AD₁)에 입력되어 제4도(a)의 원클럭입력(f)과 비교되고 이 비교된 D노드의 신호는 (e)에 도시한 바와같이 로우상태를 유지하게 되어 제1플립플롭(F/F₁)을 통한 출력신호는 로우상태에 있게된다. 이는 제4도의 (f)에 도시한 바와같다.

상기 제1지연부(101)를 통해 지연된 신호는 다시 제2지연부(102)에서 0.2f만큼 더 지연되므로 결국 0.6f만큼 지연된 C노드의 제4도 (d)에 도시한 신호와 상기 분주기(103)를 동안 출력신호는 앤드게이트(AD₂)에서 원클럭입력(f)과 비교되고 이 비교된 E노드의 클럭신호는 제4도 (g)에 도시된 바와같이 로우상태를유지하게 되어 제2플립플롭(F/F₂)을 통한 출력신호 또한 (h)에 도시한 바와같이 로우상태를 유지하게 된다.

상기 제1,2플립플롭(F/F₁),(F/₂)의 출력에 따라 디코딩부(200)의 앤드게이트(AD₃_AD₅)의 출력(L),(M),(N)은 각각 로우, 하이, 로우신호가 되므로 앤모스트랜지스터(MN₁)는 턴온되고 (MN₂)는 턴오프되므로 인버터(I₁),(I₂)를 통한 반전없는 외부클럭이 튜티조정부(300)에 입력되는데, 이때 튜티조정부(300)에 입력된 Q노드의 평형중 로우→하이전송신호는 지연없이 오아게이트(OR₂)를 통해 O노드로 그대로 전달되나 하이→로우 전송신호는 제3지연부(501)에서 0.2f만큼 지연되어 전달됨으로써 오아게이트(OR₆)를 통한 O노드의 클럭튜티비는 50% 또는 40-60% 이내의 정상적인 클럭튜티비로 조정되어 출력된다.

또한, 클럭튜티비가 60%이상의 비정상 상태는 제4도에서 (B)부분의 파형도에서와 같고 그 동작은 다음과 같다.

클럭튜티비가 60%인 클럭신호가 제1지연부(101)에서 0.4f지연된 제4도 (c)에 도시한 A노드의 클럭신호와 분주기(103)를 통해 2분주된 제4도 (a)의 도시한 B노드의 클럭신호는 앤드게이트(AD₁)에 입력되여 제4도 (a)의 원외부클럭입력과 비교되고 이 비교된 출력신호는 (e)에 도시한 바와같은 하이신호에 의해 제1플립플롭(F/F₁)을 통한 출력은 하이상태에 있게 되는데 이는 제4도의 (f)에 도시한 바와같다.

제1지연부(101)를 통해 지언된 신호는 다시 제2지연부(102)에서 0.2f만큼 더 지연되므로 결국 0.6f지연된 C노드의 클럭신호와 분주기(103)를 통한 신호는 앤드게이트(AD₂)에서 원클럭입력과 비교되고 이 비교된 E노드의 클럭신호는 제4도 (g)에 도시한 바와같이 하이상태를 유지하게 되므로 제2플립플롭(F/F₂)을 통한 출력신호는 (h)에 도시한 바와같이 하이상태를 유지하게 된다.

따라서 디코딩부(200)의 앤드게이트(AD₃),(AD₄),(AD₅)의 출력(L),(M),(V)이 로우, 로우, 하이신호를 출력함에 따라 앤모스트랜지스터(MN₂)만 턴온되므로 인버터(I₁)를 통해 반전된 외부클럭이 튜입조정부(300)에 입력되고, 튜티조정은 상기에서와 같은 방법으로 조정하여 50%의 정상적인 파형을 출력시킨다.

상기에서 설명한 바와같이 제5도와 도표에서 나타낸 클럭튜티비의 상태에 따라 각부의 출력에 의해 제6도에서와 같이 클럭 튜티를 정상적으로 출력시켜 내부클럭버터로 전달되도록 한다.

제7도는 본 발명에 따른 튜티비검출부를 다단으로 구성하고, 각각의 비교출력을 플립플롭에 래치시키고, 그 래치된 값으로서 클럭튜티비를 인식하도록 한다.

이상에서 상세히 설명한 바와같이 본 발명은 외부클럭 튜티가 비정상적일 경우 그것을 검출한 후 조정하여 클럭으로서 사용하여 오동작을 방지하도록 하였다.

Claims (3)

1. 입력되는 외부클럭의 포지티브 대 네가티브의 클럭튜티비를 검출하는 튜티비검출부(100)와, 이 튜티비검출부(100)의 검출상태를 종류별로 디코딩하는 디코딩부(200)와, 디코딩부(200)의 출력 및 외부클럭에 따라 비정상상태의 튜티비를 정상상태의 튜티비로 조정하여 출력하는 튜티조정부(300)와, 이 튜티조정부(300)를 통해 조정된 클럭과 원클럭을 조건에 따라 선택하여 내부클럭으로서 클럭버퍼로 출력하는 멀티플렉서(400)로 구성됨을 특징으로 하는 클럭 튜티 검출 및 조정회로.
2. 제1항에 있어서, 상기 튜티조정부(300)는 반전 및 비반전시키는 인버터(I₁),(I₂)의 출력을 온·오프동작에 따라 통과시키는 앤모스트랜지스터(MN₁),(MN₂)와, 상기 앤모스트랜지스터(MN₁),(MN₂)를 통해 입력된 외부클럭에 대해 일정시간 지연하는 제3지연부(501)와, 이 제3지연부(501)의 지연출력을 반전하는인버터(I₃)와, 이 인버터(I₃)의 반전출력과 반전 또는 비반전된 외부클럭을 오아링하는 오아게이트(OR₂)로 구성됨을 특징으로 하는 클럭 튜티 검출 및 조정회로.
3. 제2항에 있어서, 상기 제3지연부(501)는 입력되는 신호가 로우에서 하이로의 전송시엔 지연없이 전달되고, 하이에서 로우로위 전송시엔 0.2F만큼 지연시켜 전달하도록 함을 특징으로 하는 클럭튜티 검출 및 조정회로.