KR940004612B1 - 박막트랜지스터 제조방법 - Google Patents
박막트랜지스터 제조방법 Download PDFInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 44
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract 4
- 238000004380 ashing Methods 0.000 abstract description 4
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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Abstract
내용 없음.
Description
제1도는 종래 밀착형 이미지 센서중 TFT 부분 단면도.
제2도는 본 발명의 밀착형 이미지 센서중 TFT 부분 단면도.
제3도는 본 발명에 응용되는 경사에칭 공정단면도.
제4도는 본 발명의 박막트랜지스터 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 게이트 전극
3 : 비정질 실리콘 4 : n+비정질 실리콘
5 : 소오스 및 드레인 전극 6 : 포토레지스트
본 발명은 밀착형 이미지 센서(Contact Image Sensor) 제조방법에 관한 것으로 특히 접촉 영상 소자중 박막트랜지스터(Thick Film Transistor) (이하 "TFT"라 함) 부분의 비정질 실리콘막을 경사지게 식각하여 스텝 커버리지(Step Conerage)를 향상시킬 수 있도록 한 것이다.
일반적으로 밀착형 이미지 센서의 TFT 제조시 건식식각에 의해 비정질 실리콘을 식각하는 것은 식각단면이 이방성(anisotropic)이고 세밀한 식각을 수행할 수 있기 때문이며 이러한 특성관계로 식각된 막 상부에 형성되는 막들의 스텝 커버리지가 나빠져 박리를 일으키게 된다.
제1도는 종래의 밀착형 이미지 센서중 TFT 부분의 구성을 나타낸 단면도로 기판(1) 위에 게이트 전극(2)을 형성하고 전면에 게이트 절연막(2a)을 형성한 후 게이트 절연막(2a) 위에 비정질 실리콘(3)(예를 들어 a-SiiH)과 n+비정질 실리콘(4)을 차례로 형성하고, 활성영역을 정의하여 불필요한 부분의 비정질 실리콘(3)과 n+비정질 실리콘(4)을 이방성 식각한다.
그리고 그 위에 금속을 증착하고 채널영역의 금속과 n+비정질 실리콘(4)을 선택적으로 제거하여 소오스 및 드레인 전극(5)을 형성하여서 이루어진다.
그리고, 상기와 같은 종래 기술에 있어서는 비정질 실리콘(3)과 n+비정질 실리콘(4)을 이방성 식각하기 때문에 계단모양이 형성되어 그 위에 형성되는 소오스 및 드레인 전극(5) 또한 계단모양이 되므로 결국 스탭 커버리지가 나빠져 박리가 일어나게 되는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제를 해결하기 위하여 안출한 것으로 비정질 실리콘과 n+비정질 실리콘을 이방성 식각하지 않고 경사지게 식각하여 그 위에 형성되는 소오스 및 드레인 전극의 스텝 커버리지를 향상시키고자 하는데 그 목적이 있다.
이하에서 본 발명의 실시예를 먼저 비정질 실리콘과 n+비정질 실리콘을 식각하는 공정인 제3도를 참고로 하여 상술하면 다음과 같다.
제3a도와 같이 기판(1) 위에 비정질 실리콘(3)과 n+비정질 실리콘(4)을 차례로 형성하고 그 위에 포토레지스트(6)를 형성한 후 노광 및 식각공정으로 포토레지스트 (6)를 패터닝한다.
그리고 제3b도와 같이 패터닝된 포토레지스트(6)를 115℃∼150℃의 온도에서 10-40분간 열처리 한다.
다음에 제3c도와 같이 CF4나 CCl2F2가스등에 O2가스를 4-10 SCCM 첨가하여 포토레지스트(6)를 애싱(ashing)하면서 동시에 비정질 실리콘(3)과 n+비정질 실리콘(4)을 식각한다.
그러면 포토레지스트(6)의 가장자리 부분이 열처리 공정에 의해 둥글게 형성된 상태에서 가장자리 부분의 포토레지스트(6)의 애싱속도가 빠르기 때문에 비정질 실리콘(3)과 n+비정질 실리콘(4)이 15°∼20°의 각도로 경사지게 식각된다.
이후 제3d도와 같이 포토레지스트(6)를 제거하면 비정질 실리콘(3)과 n+비정질 실리콘(4)이 경사지게 식각되는 것으로 이러한 상태에서 제2도와 같이 그 위에 소오스 및 드레인 전극(5)을 형성하면 경사진 비정질 실리콘(3)과 n+비정질 실리콘(4)으로 인하여 소오스 및 드레인 전극(5)이 완만하게 경사진 상태로 이루어진다.
따라서 이와 같은 경사에칭 방법을 이용하여 본 발명의 TFT 제조방법을 설명하면 다음과 같다.
제4도는 본 발명의 TFT 공정단면도로써, 제4a도와 같이 기판(1) 위에 게이트 전극(2)을 형성하고 제4b도와 같이 전면에 게이트 절연막(2a)과, 비정질 실리콘층(i-a-SiiH)(3), 고농도 n형 비정질 실리콘층(4), 감광막(6)을 차례로 증착한다.
그리고 제4c도와 같이 노광 및 현상공정으로 감광막(6)을 패터닝하여 활성영역을 정의한 다음 제4d도와 같이 패터닝된 감광막(6)을 제3도에서 설명한 바와 같은 조건으로 열처리하고, 제4e도와 같이 CF4또는 CC12F2가스에 02를 첨가하여 감광막(6)을 애싱(Ashing)함과 동시에 상기 비정질 실리콘층(3)과 고농도 n형 비정질 실리콘층(4)을 경사지게 식각한다.
계속해서 제4f도와 같이 전면에 금속을 증착하고 채널영역의 금속과 상기 고농도 n형 비정질 실리콘층(4)을 선택적으로 제거하여 소오스 및 드레인 전극(5)을 형성하여 본 발명의 TFT를 제조한다.
이상에서 설명한 바와 같은 본 발명의 TFT 제조방법에 있어서는 소오스 및 드레인 전극(5)이 완만하게 경사진 상태로 이루어지기 때문에 스텝 커버리지를 향상시킬 수 있어 박리를 방지할 수 있음은 물론 상부의 소오스 및 드레인 전극(5)의 콘택을 향상시킬 수 있는 효과를 갖는다.
Claims (2)
- 기판 위에 게이트 금속 전극을 형성하는 공정과, 전면에 게이트 절연층, 비정질 실리콘층, 고농도 n 형 비정질 실리콘층, 감광막을 차례로 증착하는 공정과, 상기 감광막을 노광 및 현상하여 활성영역을 정의하고 패터닝된 감광막을 열처리하는 공정과, CF4또는 CC12가스에 O2를 첨가하여 상기 감광막을 애싱함과 동시에 상기 비정질 실리콘층과 고농도 n형 비정질 실리콘층을 경사지게 식각하는 공정과, 감광막을 제거하고 상기 경사지게 식각된 비정질 실리콘층 및 고농도 n형 비정질 실리콘층 위에 금속을 증착하고 채널영역의 금속 및 고농도 n형 비정질 실리콘층을 선택적으로 제거하여 소오스 및 드레인 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, O2첨가량은 4-5SCCM인 것을 특징으로 하는 박막트랜지스터 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900019768A KR940004612B1 (ko) | 1990-12-03 | 1990-12-03 | 박막트랜지스터 제조방법 |
| US07/783,123 US5174857A (en) | 1990-10-29 | 1991-10-28 | Slope etching process |
| JP3320081A JPH04266027A (ja) | 1990-10-29 | 1991-10-29 | 傾斜エッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900019768A KR940004612B1 (ko) | 1990-12-03 | 1990-12-03 | 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920013789A KR920013789A (ko) | 1992-07-29 |
| KR940004612B1 true KR940004612B1 (ko) | 1994-05-25 |
Family
ID=19306955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900019768A KR940004612B1 (ko) | 1990-10-29 | 1990-12-03 | 박막트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940004612B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100224703B1 (ko) * | 1996-07-16 | 1999-10-15 | 윤종용 | 경사식각을 이용한 반도체장치의 패턴 형성방법 |
-
1990
- 1990-12-03 KR KR1019900019768A patent/KR940004612B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920013789A (ko) | 1992-07-29 |
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