KR940004403B1 - 게이트어레이 메모리셀을 갖춘 반도체기억회로장치 - Google Patents

Abstract

내용 없음.

Description

게이트어레이 메모리셀을 갖춘 반도체기억회로장치

제1a도는 본 발명의 제1실시예의 RAM의 평면도.

제1b도는 베이직셀의 구성을 나타낸 배치도.

제1c도는 제1a도의 RAM의 회로구성도.

제2도는 제1도의 회로구성을 갖는 RAM의 동작을 나타낸 타이밍챠트.

제3도는 제2실시예의 RAM의 회로구성도.

제4도는 종래의 CMOS 게이트어레이로 구성된 RAM의 회로구성도.

* 도면의 주요부분에 대한 부호의 설명

12 : 게이트어레이 12 : 메모리셀

20 : 입력선 21 : 전송게이트(입력측 스위치수단)

22, 23 : 인버터(데이터유지부) 24 : 기록신호선

25, 27 : 독출신호선 26, 28 : 전송게이트(출력측 스위치수단)

29 : 출력선 Tr1, Tr3 : 바이폴라 트랜지스터(증폭수단)

[산업상의 이용분야]

본 발명은 반도체기판상에 마스터슬라이스방식 구성의 기본셀에 의해서 형성되는 랜덤억세스메모리(RAM)등의 반도체기억회로장치에 관한 것으로, 특히 RAM의 독출시간의 단축화에 관한 것이다.

[종래의 기술 및 그 문제점]

일반적으로 반도체 기판상에 형성되는 집적회로의 구성방법중에 마스터슬라이스 방법이 있다. 이 마스터슬라이스 방법은 반도체기판상에 예컨대 NAND 혹은 NOR 회로등의 논리게이트에 상당하는 베이직셀을 미리 격자모양으로 정렬시켜 형성하고, 그 후에 형성된 베이직셀간을 이용목적에 맞게 배선설계하여 배선을 실시함으로써 집적회로를 구성하는 방법이다. 이 방법에 의한 것으로는 게이트어레이방식 집적회로가 있는데, 이 게이트어레이방식을 CMOS 게이트어레이에 사용하여 랜덤엑세스메모리(이하,RAM이라 함)로서 이용할 수 있다.

제4도에 CMOS 게이트어레이로 구성된 RAM의 회로도를 나타내었는 바, 즉 RAM의 입력신호로 되는 기록드라이버(1)로부터의 기록데이터를 입력선(2)이 인가받게 되고, 이 입력선(2)에는 복수의 메모리셀(3)의 입력단이 병렬접속되어 있다.

상기 메모리셀(3)에 입력된 상기 기록데이터는 먼저 상기 입력선(2)으로부터 전송게이트(4)로 보내어진다. 그리고, 이 기록데이터는 상기 게이트(4)로부터 인버터(5)와 클럭인버터(6) 및 전송게이트(7)로 구성된 메모리부로 보내어져 유지된다. 그리고 독출신호에 의해 상기 메모리셀로부터 독출데이터가 출력단을 구성하는 인버터(8)와 전송게이트(9)를 통해서 출력선(10)으로 출력된다. 또한 출력된 상기 독출데이터는 상기 출력선(10)에 접속되는 센스엠프(11)에 의해 증폭되어 상기 RAM으로부터 독출되게 된다.

따라서, 상기 RAM내의 각각의 상기 메모리셀(3)에서는 출력되는 독출데이터는 상기 인버터(8)에 의해서 상기 메모리부에 유지되어 있던 데이터의 전위레벨상태의 그 값으로 전송게이트(9)를 통해서 상기 출력선을 구동하게 된다.

즉, 개개의 메모리셀내의 출력단자에서 출력되는 독출데이터가 상기 출력선을 구동하도록 되어 있기 때문에 그 출력단의 구동능력에 따라 RAM의 전체적인 독출시간이 결정되게 된다.

일반적으로는 메모리셀을 구성하는 트랜지스터의 사이즈를 변화시킴으로써 상기 독출시간을 개선하는 것은 가능하지만, 상기한 바와 같이 게이트어레이방식을 채용한 메모리셀의 경우에는 각각을 적당한 트랜지스터사이즈로 형성할 수 없게 된다. 그러므로 상기 RAM의 출력단은 싱글사이즈의 인버터로 메모리셀을 다수 접속하면 출력선의 구동이 불충분하게 되어 각 메모리셀을 고속동작시켜 RAM의 독출시간을 단축하는 것이 곤란하게 된다.

[발명의 목적]

이에 본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 메모리셀을 구성하는 트랜지스터 사이즈를 변화시키지 않고 각각의 메모리셀의 출력단에 구동능력이 우수한 바이폴라 트랜지스터를 채용하여 그 메모리셀의 독출데이터를 증폭시켜 출력선으로 출력함으로써, 구동능력을 향상시켜 기억회로로부터의 전체적인 독출시간을 단축할 수 있도록 된 게이트어레이 메모리셀을 갖춘 반도체기억회로장치를 제공함에 그 목적이 있다.

[발명의 구성]

본 발명은 종래의 기술이 지닌 과제를 해결하기 위해서, 기록데이터가 입력되는 입력선과, 상기 입력선에 접속됨과 더불어 기록신호에 따라 동작하는 입력측 스위치수단, 이 입력측 스위치수단과 접속됨과 더불어 기록된 데이터를 유지하는 데이터유지부, 이 데이터유지부와 접속됨과 더불어 독출신호에 따라 동작하는 출력측 스위치수단 및, 이 출력측 스위치수단의 다음단에 접속되고 상기 데이터유지부로부터의 독출데이터를 증폭하는 증폭수단을 각각 갖춘 마스터슬라이스방법에 의해 형성된 1 또는 2 이상의 메모리셀과; 상기 메모리셀의 증폭수단과 접속된 출력선 및; 제어전극의 일단이 상기 출력선에 접속되고 그 제어전극의 다른 단이 접지되며, 상기 독출신호에 따라 동작하여 상기 독출데이터의 기준로우레벨을 설정하는 스위치수단을 구비하는 것을 특징으로 하는 게이트어레이 메모리셀을 갖춘 반도체기억회로장치를 이용한다.

[작용]

상기한 구성으로 된 메모리셀을 채용한 반도체기억회로장치에 의하면, 메모리셀을 구성하는 트랜지스터사이즈를 변화시키지 않고 그 메모리셀의 독출데이터를 증폭하여 출력선으로 출력함으로써 구동능력을 향상시켜 상기 반도체기억회로장치에 메모리된 데이터의 독출시간을 단축할 수 있게 된다.

[실시예]

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제1a도는 제1실시예로서의 RAM의 평면도이고, 제1b도는 베이직셀의 배치도이며, 제1c도는 하나의 기록선과 두 개의 독출선을 갖는 3포트 RAM의 회로구성도이다.

제1a도는 반도체기판상에 형성된 BiMOS 게이트어레이(12)로, 이 BiMOS 게이트어레이(12)는 베이직셀(13)의 베이직셀열(14)이 복수단으로 형성되고, 그 주변부(15)에 입출력회로 및 본딩패드가 배열되어 형성되어 있다.

또, 상기 BiMOS 게이트어레이(12)로부터 1개의 베이직셀(13)을 끄집어 내어 제1b도에 나타내었는바, 이 베이직셀(13)은 P채널 MOS 트랜지스터(16)와 N채널 MOS 트랜지스터(17)가 배열되고, 바이폴라 트랜지스터(18)와 저항(19)이 형성되어 있다.

그리고, 제1c도의 회로도는, 상기 베이직셀(13)을 2개 포함한 3포트 RAM의 회로구성을 나타낸 것으로, 이 회로구성은 데이터 입력단자(Din1)로부터 입력된 기록데이터를 인가받는 입력선(20)이 스위치의 역할을 하는 전송게이트(21)에 접속되고, 이 전송게이트(21)는 기록된 데이터를 유지하는 유지부(A)의 인버터(22)의 입력단에 접속된다. 상기 유지부(A)는 상기 인버터(22)와 클럭인버터(23)로 구성되고, 전류방향이 서로 다른 방향으로 병렬접속되어 유지전류가 루우프하도록 되어 있다. 그리고 상기 전송게이트(21)와 상기 클럭인버터(23)에는 기록신호 입력단자(Win1)와 접속되는 기록신호선(24)이 각각 접속되어 있다.

또한 상기 유지부(A)의 출력단의 한쪽에는 전송게이트(26)가 접속되고, 다른 쪽에는 전송게이트(28)가 접속되어 있다.

이 전송게이트(26)는 독출신호입력단자(Rin2)로부터 독출신호를 인가받는 독출신호선(25)이 접속되어 스위치동작되고, 마찬가지로 상기 전송게이트(28)는 독출신호입력단자(Rin1)로부터 독출신호를 인가받는 독출신호선(27)이 접속되어 스위치 동작된다.

더욱이, 상기 전송게이트(26)는 바이폴라 트랜지스터(Tr1)의 베이스와 베이스저항(R1)의 일단에 접속되고, 상기 바이폴라 트랜지스터(Tr1)는 컬렉터가 전원(도시하지 않음)에 접속되면서 에미터가 상기 베이스저항(R1)의 다른 단과 RAM의 포트 0의 출력선(29)에 접속되며, 상기 출력선(29)은 한쪽이 N채널 MOS 트랜지스터(Tr2)의 소오스에 접속되고, 상기 N채널 MOS 트랜지스터(Tr2)는 드레인이 접지되면서 게이트가 상기 독출신호선(25)에 접속되어 있다.

또한 상기 전송게이트(26)와 마찬가지로 상기 전송게이트(28)의 출력단은 바이폴라 트랜지스터(Tr3)의 베이스와 베이스저항(R2)의 일단에 접속되고, 상기 바이폴라 트랜지스터(Tr3)는 컬렉터가 전원(도시하지 않음)에 접속되면서 에미터가 상기 베이스저항(R2)의 다른 단과 RAM의 포트1의 출력선(30)에 접속되며, 상기 출력선(30)은 N채널 MOS 트랜지스터(Tr4)의 소오스에 접속되고, 상기 N채널 MOS 트랜지스터(Tr4)는 드레인이 접지되면서 게이트가 상기 독출신호선(27)에 접속되어 있다.

이상과 같은 회로구성을 갖춘 RAM의 동작을 제2도의 타이밍챠트를 참조하여 설명한다.

먼저 기록동작에 관해서 설명하면, 데이터기록시에는 상기 기록신호선(24)으로부터 인가되는 기록신호의 하이(H)레벨로의 상승"a"에 의해 입력스위치로 되는 전송게이트(21)가 개방되어 상기 입력선(20)으로부터 상기 인버터(22)에 데이터가 기록된다. 이때, 상기 클럭인버터(23)는 입력할 수 없는 상태로 되어 기록되는 데이터와 지금까지 유지되어 있던 데이터와의 중복을 피하도록 되어 있다. 그리고 소정시간후 기록신호가 로우(L)레벨로 하강되는 "b"로 되면 상기 전송게이트(21)가 폐쇄되고, 이와 더불어 데이터유지를 위한 상기 클럭인버터(23)가 기록가능상태로 되어 상기 인버터(22)에 기록된 데이터의 위상이 반전되어 유지되게 된다.

또, 데이터 독출동작에 관해서 설명하면, 독출동작을 하기 전에 데이터를 유지하고 있는 상태에서 상기 독출신호선(25)으로부터 독출신호가 "H"레벨로 상승되면("C"), 상기 출력선(29)에 걸리는 전압은 상기 N채널 MOS 트랜지스터(Tr2)가 온상태로 됨에 의해 기준로우(Lo)레벨까지 전압강하된다(여기서 상기 기준 로우레벨의 "Lo"레벨과 출력되는 독출데이터의 "L"레벨과는 거의 동일한 값으로 된다). 이와 더불어 상기 바이폴라 트랜지스터(Tr1)의 베이스전위가 저항(R1)을 통해서 "L"레벨로 전압강하되어 그 바이폴라 트랜지스터(Tr1)가 오프된다. 이어 상기 독출신호가 "L"레벨로 강하되는 "d"로 되면 상기 N채널 MOS 트랜지스터(Tr2)가 오프되고 상기 전송게이트(26)가 개방되며, 상기 바이폴라 트랜지스터(Tr1)는 베이스에 상기 유지부(A)에 유지되어 있던 데이터가 인가되어 온상태로 된다. 따라서, 상기 바이폴라 트랜지스터(Tr1)는 유지되어 있던 데이터를 증폭시켜 그 출력데이터를 상기 출력선(29)으로 출력하게 된다.

또, 상기 전송게이트(28)로부터의 독출동작도 상술한 전송게이트(26)로부터의 동작과 완전히 동일한 독출동작으로 된다. 즉, 본 실시예에서는 상기 전송게이트(28)로부터의 독출라인과 상기 전송게이트(26)의 독출라인으로부터 평행하게 독출동작할 수 있게 된다.

그리고, 메모리셀로부터 출력데이터의 레벨을 "H"로 출력시키고자 할 경우는 상기 바이폴라 트랜지스터(Tr1)가 온되어 독출동작하기 전에 상기 출력선(29)에 걸리는 전위를 "Lo"에서 "H"로 해두고 독출동작을 실행한다.

또, 상기 출력데이터의 레벨을 "L"로 출력시키고자 할 경우에 있어 독출동작을 실행하기 전은 상기 바이폴라 트랜지스터(Tr1)는 오프되어 있다. 그리고 상기 메모리셀내의 인버터(22,23)로부터 상기 전송게이트(26)와 상기 저항(R1)을 통해서 "L"을 출력한다. 그러나 실제로 독출동작전에 상기 출력선(29)의 레벨이 "Lo"로 되어 있기 때문에 상기 출력데이터의 독출시간은 없는 것과 같다.

제3도에 제2실시예로서, 반도체기판상에 형성되는 하나의 기록선과 하나의 독출선의 2포트 RAM의 회로도를 나타내었는 바, 즉 제2실시예의 회로구성은 상기한 제1실시예의 구조와 동일하지만 1개의 베이직 셀로 구성할 수 있도록 전송게이트를 편(片)채널화 한 것이다.

이 회로구성은 기록데이터입력단자(Din2)로부터 기록데이터를 인가받는 입력선(31)이 전송게이트의 역할을 하는 N채널 MOS 트랜지스터[Tr5 ; 이하, MOS 트랜지스터(Tr5)라 한다]의 소오스에 접속되고, 이 MOS 트랜지스터(Tr5)는 드레인이 데이터를 유지하는 유지부(B)의 인버터(32)의 입력단에 접속되어 있다.

상기 유지부(B)는 상기 인버터(32)와 클럭인버터(33)로 구성됨과 더불어, 전류방향이 서로 다른 방향으로 병렬접속되어 유지전류가 루우프하도록 되어 있다. 그리고 상기 MOS 트랜지스터(Tr5)의 게이트는 인버터(34)를 매개해서 기록신호입력단자(Win2)에 접속된 기록신호선(35)에 접속되고, 또 상기 클럭인버터(33)에는 상기 기록신호선(35)이 접속되어 있다.

상기 유지부(B)의 출력단은 P채널 MOS 트랜지스터[Tr6 ; 이하, MOS 트랜지스터(Tr6)라고 한다]의 드레인과 접속되고, 이 MOS 트랜지스터(Tr6)는 게이트가 독출신호 입력단(Rin3)에 접속된 독출신호선(36)과 접속됨과 더불어 소오스가 바이폴라 트랜지스터(Tr7)의 베이스와 베이스저항(R3)의 일단에 접속되며, 상기 바이폴라 트랜지스터(Tr7)는 컬렉터가 전원(도시하지 않음)에 접속되면서 에미터가 상기 베이스저항(R3)은 다른 단과, RAM의 출력선(37)에 접속된다. 그리고 상기 출력선(37)은 한쪽이 N채널 MOS 트랜지스터(Tr8)의 소오스에 접속되고, 이 N채널 MOS 트랜지스터(Tr8)는 드레인이 접지되면서 게이트가 상기 독출신호선(36)에 접속되어 있다.

이상과 같은 회로구성을 갖춘 베이직셀의 데이터기록 및 독출동작을 설명한다.

먼저, 기록동작에 관해서 설명하면, 데이터기록시에는 상기 기록신호선(35)으로부터 인가되는 기록신호에 의해 상기 MOS 트랜지스터(Tr5)가 온되어 상기 입력선(31)으로부터 상기 인버터(32)에 데이터가 기록된다. 여기서 상기 MOS 트랜지스터(Tr5)는 편채널화 되어 있기 때문에 예컨대 0 내지 5V로 기록되는 상기 데이터의 전체 진폭이 통과할 수 없게 된다. 그러나, 상기 MOS 트랜지스터(Tr5)가 오프되고 클럭인버터(33)가 기록가능상태로 되면 상기 인버터(32)에 가입된 데이터의 위상이 반전되어 유지되게 되므로, 결과적으로 메모리셀에서는 전체 진폭의 데이터를 유지하는 것으로 된다.

다음으로 독출동작에 있어서 상기 메모리셀로부터 출력데이터의 레벨을 "H"로 출력시키고자 할 경우는 독출신호의 입력에 따라 상기 MOS 트랜지스터(Tr6)가 온, 상기 MOS 트랜지스터(Tr8)가 오프된다. 따라서 상기 바이폴라 트랜지스터(Tr7)의 베이스에 5V의 전압이 걸려 그 바이폴라 트랜지스터(Tr7)가 온되게 됨으로써 상기 출력선(37)에 걸리는 전위가 "Lo"에서 "H"로 된다.

또 상기 출력데이터의 레벨을 "L"로 출력하고자 할 경우에 출력측의 상기 전송게이트의 P채널 MOS 트랜지스터(Tr6)가 온상태로 되었다 하더라도 상기 인버터(32)의 출력이 "L"레벨이기 때문에 상기 바이폴라 트랜지스터(Tr7)는 오프상태로 된다. 이 때문에 그 "L"레벨을 상기 출력선(37)으로 출력할 수 없게 된다.

그러나 독출동작전에 상기 MOS 트랜지스터(Tr8)가 온상태로 됨에 의해 상기 출력선(37)에 걸리는 전위가 "Lo"레벨로 되기 때문에, 메모리셀로부터 상기 출력선(37)으로 "L"레벨이 출력된 것과 마찬가지로 되어 상기 출력선(37)으로부터 "L"을 독출할 수 있게 된다.

이와 같이 제2실시예는 제1실시예와 전송게이트의 차이가 있지만 기록 및 독출동작은 제1실시예와 동일하다. 더욱이 제2실시예는 메모리셀(1비트)이 1베이직셀로 실현가능하여 면직적으로 유용한 RAM을 형성할 수 있다.

따라서, RAM의 각 메모리셀의 출력단에 각각 구동능력이 뛰어난 바이폴라 트랜지스터를 증폭수단으로서 채용함으로써 해당 RAM으로부터의 독출시간을 단축할 수 있게 된다.

또, 상기 증폭수단의 출력단에 출력측 전송게이트를 설치하는 것도 가능하지만, 상기 출력측 전송게이트의 허용량에 따라 증폭수단의 상기 바이폴라 트랜지스터의 구동이 제한되기 때문에, 본 발명에서는 각 메모리셀의 데이터유지부의 출력단과 상기 바이폴라 트랜지스터의 베이스와의 사이에 출력측 전송게이트를 설치하였다.

또한, 종래 CMOS 소자로 구성되는 RAM의 경우는 각 메모리셀의 촐력단의 구동능력이 작기 때문에 출력선의 부하로 되는 메모리셀을 다량 포함할 수가 없었고, 그 대책으로서 메모리셀을 몇 개 단위로 블록화하고 출력선을 분할하여, 1출력선당의 부하를 경감시키도록 하고 있었다. 이 때문에 RAM의 구조가 복잡하게 되고, 또한 3상태(tri-state)를 사용하기 때문에 독출에 사용되는 게이트수가 많아져서 각 메모리셀의 지연시간이 증가되게 됨으로써 독출시간이 지연되었다.

따라서, 본 발명을 상기 CMOS 소자로 구성되는 RAM에 채용하여 각 메모리셀의 구동능력을 향상시키게 되면, 출력선의 분할을 없애 RAM 구조를 간소화할 수 있게 되고, 또 3상태의 사용에 따른 지연시간의 영향도 제거되어 독출동작시간의 고속화를 용이하게 달성할 수 있게 된다.

또, 통상 게이트어레이의 전면에는 바이폴라 트랜지스터가 미리 배치되어 있지만 이는 회로적으로 거의 이용되고 있지 않은 바, 이들 바이폴라 트랜지스터를 유효하게 이용함으로써 사용하지 않는 불필요한 영역을 제거할 수 있게 된다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 따른 출력단에 출력신호증폭수단을 구비시키는 메모리셀을 채용한 반도체기억회로장치에 따르면, 상기 반도체기억회로장치의 메모리셀에서 차지하는 트랜지스터의 사이즈를 변화시키지 않고 해당 메모리셀의 독출데이터를 증폭시켜 출력선으로 출력하여 구동능력을 향상시킬 수 있게 됨으로써 상기 반도체기억회로장치에 메모리된 데이터의 독출시간을 단축할 수 있게 된다.

Claims (2)

1. 기록데이터가 입력되는 입력선(20; 31)과, 상기 입력선(20; 31)에 접속됨과 더불어 기록신호에 따라 동작하는 입력측 스위치수단(21; Tr5), 상기 입력측 스위치수단(21; Tr5)에 접속되어 기록된 데이터를 유지하는 데이터유지부(A; B), 상기 데이터유지부(A; B)에 접속됨과 더불어 독출신호에 따라 동작하는 출력측 스위치수단(26,28; Tr6)에 상기 출력측 스위치수단(26,28; Tr6)에 접속되어 독출데이터를 출력하는 출력선(29,30; 37)을 구비하는 메모리셀이 격자형태로 배열되어 마스터슬라이스방법에 따라 형성된 게이트어레이 메모리셀을 갖춘 반도체기억회로장치에 있어서, 상기 출력측 스위치수단(26,28; Tr6)과 출력선(29,30; 37) 사이에 설치됨과 더불어 상기 데이터유지부(A; B)로부터의 독출데이터를 증폭하는 증폭수단(Tr1,Tr3; Tr7)을 상기 메모리셀의 각각에 구비하는 것을 특징으로 하는 게이트어레이 메모리셀을 갖춘 반도체기억회로장치.
2. 제1항에 있어서, 상기 증폭수단(Tr1,Tr3; Tr7)이 바이폴라 트랜지스터로 구성됨과 더불어, 제어전극의 일단이 상기 출력선(29,30; 37)에 접속되고, 그 제어전극의 다른 단이 기준전위에 접속되며, 상기 독출신호에 따라 동작하여 상기 독출데이터 기준로우레벨을 설정하는 스위치수단(Tr2,Tr4; Tr8)을 구비한 것을 특징으로 하는 게이트어레이 메모리셀을 갖춘 반도체기억회로장치.

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