KR930005644B1 - 제로 비복귀 반전방식(nrzi)의 변조신호 변환방법 및 그 장치 - Google Patents

Abstract

내용 없음.

Description

제로 비복귀 반전방식(NRZI)의 변조신호 변환방법 및 그 장치

제1도 내지 제4도는 종래 방식의 설명도.

제5도 및 제6도는 각각 종래방식에서 사용되는 변환장치의 일예를 도시하는 구성도.

제7도는 본 발명을 적용한 변환장치의 일예를 도시하는 구성도.

제8도는 본 발명을 적용한 다른 변환장치의 일예를 도시하는 구성도.

* 도면의 주요부분에 대한 부호의 설명

2,7 : 시프트 레지스터 3 : 변환논리회로

5 : 판별회로 10 : 플립플롭회로

11 : 배타적 OR회로 20 : 검출회로

본 발명은 정보변환방법, 특히 디지탈 신호를 기록 또는 전송할때 그 기록계 또는 전송계에 적합한 신호로 변환하는 경우등에 사용하기 적합한 정보변환 방법 및 그 장치에 관한 것이다.

예를들면 음성신호를 펄스부호 변조화(PCM화 : pulse code-modulated)하고 회전 헤드(rotary head)를 사용하여 보호밴드(guardband)를 형성하지 않은 상태로 자기기록을 실행하는 장치에서는 자기기록(magnetic recording)의 미분출력 특성이나 인접트랙으로부터 발생된 저역 크로스토크(crosstalk)와 로터리 트랜스(rotary transformer)에 저역성분이 차단되어, 저역 성분이 양호한 상태로 재생될 수 없는 문제가 있다. 따라서 이와같은 기록재생 주파수 대역이 좁고 저역성분이 작아야 하는 장치에서는, 주파수 스펙트럼성분이 적은 변조 방식에 의해 기록 신호를 저역성분이나, 직류성분영역으로 변조하는 것이 효과적이며, 소위 NRZI(non-return to zEOR, inverted : 제로 비복귀 반전방식)라고 불리우는 변조방식도 그 일례이다. 이는 데이타 신호중의 “1”에서 신호를 반전시키고, “0”에서 반전시키지 않도록 하는 것이다.

하지만 이 NRZI변조방식에 있어서, “0”(digital zEORes)이 연속하게 되면 이 사이에 변조신호는 반전되지 않게 되어서, 주파수가 저하하여 직류성분이나 저역성분이 증대하는 결점이 발생된다.

때문에, PCM에 의한 정보를 임의 갯수의 비트씩으로 분할하여, 그 각각을 보다 다수의 비트로 변환하여 “0”이 다수 연속하지 않게 하고 있다.

이런 정보 변환방법으로서 본 출원인은 우선 아래와 같은 것을 제안하였다.

이 방법에 있어서는, 8비트(B₁, B₂, B₃, B₄, B₅, B₆, B₇, B₈)의 정보를 10비트( P₁, P₂, P₃, P₄, P₅, P₆, P₇, P₈, P₉, P₁₀)로 변환하는 경우에, 8비트(B₁내지 B₈)의 정보가 얻는 형태는 2⁸=256종류이다.

한편 10비트(P₁내지 P₁₀)에 대해서는, 우선 직류성분을 제거하기 위해서는 NRZI변조후 신호에서 10비트중 5비트가 정(1), 5비트가 부(0)로 되면 좋다. 그런데, Tmax(최대반전폭)/Tmin(최소반전폭)=4로 하기 위해, NRZI 표현에서 “0”의 연속하는 수가 3개 이하, 즉 변조후의 신호에서 동일 레벨의 연속이 4비트 이하로 되는 것을 조건으로 한다.

이런 조건을 고려한 다음, 또 NRZI표현에서 각 워드의 최소 또는 최후의 “0”의 수가 0개, 1개, 2개, 3개인 경우로 분류하여 각각의 경우를 조합한 수는 다음표와 같이 된다.

[표 1]

표 1로부터 10비트 워드간의 접속부분 중 경계부분에서도 “0”의 연속이 3개 이하로 되도록 할 수 있는 것은 예를들면 최초의 “0”의 수가 2개 이하이고 최후의 “0”의 수가 1개 이하인 경우이다. 그런데 이 경우에 조합의 수가 69+34+40+20+20+10=193종류 밖에 되지 않는다. 이것으로는 8비트 256종류의 조합의 수에 충족되지 않게 되며, 다른 선택방법으로도 그 수는 더욱 작아지게 된다.

여기에서 직류성분 0이외의 조합에 대하여 검토한다. 즉, 예를들면 최후의 “0”의 수가 1개 이하로 된 경우에 최초의 “0”의 수와 직류의 측정량에 의한 조합의 수는 표 2와 같이 된다.

[표 2]

표 2에서, 직류축적이 -2인 조합의 수는 52+43+30=125종류이며, 직류의 축적이 +2인 조합의 수는 100+40+11=151종류임을 알 수 있다.

여기서 직류 축적량에 대해서는, 예를들면 제1도에 도시한 바와같이 이전 조합의 최후가 부(0)로 끝난 경우이다. 따라서 이전 조합의 최후가 정(1)으로 끝난 경우에는 정, 부 신호는 반전된다. 또, 예를들면 선두비트가 “0”인 조합에 대하여 이 선두비트를 “1”로 변환하면 직류 축적량은 제2도에 도시한 바와같이 신호가 반전된다.

또한, 변조파의 저역 스펙트럼은 직류축적이 0인 조합보다 직류축적이 +2, -2인 조합을 교대로 사용한 조합이 많아질수록 작아지는 경향을 나타내며, 따라서 직류축적이 +2와 -2인 한쌍의 조합 125종류를 사용하고 또한 8비트의 256종류인 조합에 대하여 나머지 131종류의 직류축적인 0인 조합을 사용하여 8비트 256종류인 조합과 1대 1로 대응시켜서 선택하게 한다.

직류축적이 +2와 -2인 한쌍의 조합으로서, 선두비트를 변환시키는 것만으로 직류축적을 제어할 수 있도록(한쌍의 조합의 2비트 눈금이하를 동일 부호로서)쌍을 선택하는 것이 가능하며 예를들면 표 2내의 직류축적량이 +2, -2에서 선두비트가 “0”인 조합 40+11+43+30=124종류의 조합을 이용하고 이 124종류와 직류축적이 0인 경우의 132종류를 8비트 256가지인 조합과 1대 1로 대응시키는 것이 가능하다. 그리고 직류축적이 ±2인 조합이 나타날때에, 직류축적량이 번갈아서 정ㆍ부가 되도록 선두비트는 변환되어진다.

즉, 제3도에 도시한 바와같이 직류축적이 ±2인 조합이 나타나게 될때 그 두번째 비트째로부터의 반전횟수 P(“1”인 수)를 계수하고 다음 직류축적이 ±2인 조합이 나타날때까지 반전횟수가 짝수라면 제3도의 (a)에 도시한 바와같이 선두비트(화살표)를 “1”로 변환하고 홀수라면 제3도의 (b)에 도시한 바와같이 “0”그대로 한다.

이로써 ±2인 직류축적이 발생해도 다음 직류축적이 ±2인 조합에서 이것이 상쇄되고 어떤 조합의 연속에서도 직류성분이 0으로 된다.

그런데 1비트당 직류축적치는 일반적인 평가법의 하나인 DSV(Digital Sum Variation)라고 불리우는, 예를들면 제4a도에 도시한 바와같은 10비트 패턴으로 이루어지는 직류축적이 0인 조합을 고려하면 이 조합의 DSV추이는 최초를 DSV=1로 한 경우, 제4b도에 실선으로 도시한 바와같은 변화를 한다.

이 DSV의 최대, 최소치간의 폭이 작다면, DSV는 적은 직류 성분을 갖게 되며, 저역성분은 줄어든다. 또, 평가법의 하나로서 DSV분산(DSV Variance)이라고 하는 파라미터가 있으며 이는 각 비트당 DSV의 2승 평균에서 구해진다. 이 값은 작을수록 바람직하다. 한편, DSV=0인 레벨은 각 비티의 DSV의 평균치로서 정의되지만 조합(부호어)을 NRZI변조한 파형 DSV에 대해서는 DSVmax=-DSVmin로 되며, 따라서 이 경우 각 조합의 경계에 있어서의 DSV를 +1또는 -1로 하여 DSVmax와 DSVmin의 중간치를 DδV=0으로 정의하는 것이좋다.

여기서 이 DSV분산 평가법으로 상술한 변환방식을 고찰해 보면, 실례로 제4a도와 같이 조합이 DSV=+1로 부터 시작하면, 그 DSV추이는 상술한 바와같이 제4b도의 실선을 따라 변화하고, 이때 분산은 1.7로 된다. 한편, DSV=-1로 부터 시작하게 되면 그 추이는 제4b도에 파선으로 도시한 바와같이 변환하여 이때 분산은 6.9로 된다. 다시말해서, 동일 비트 패턴의 조합에서도 최초 DSV설정방법에 의해 직류적인 성질을 달리 가지게 되며 특히 이 경우, DSV=-1로부터 시작하게 되면 그 분산이 커지게 되어, 바람직하지 않게 된다.

제5도는 상술한 변환방식에 따라 변환을 실행하는 장치의 일례이다. 이 도면에 있어서 1은 입력단자, 2는 입력용 8비트 시프트 레지스터, 3은 실례로 프로그램 가능한 논리어레이(PLA)를 이용한 변환논리회로, 4는 클럭단자이며, 입력단자(1)에 공급되는 정보가 클럭단자(4)에 데이타 비트율로 인가되는 펄스에 의해 8비트씩 시프트 레지스터(2)로 전송되어 8비트(B₁내지 B₈)의 정보가 변환논리회로(3)로 공급된다.

5는 선두비트가 가변인지 고정인지, 즉 이 경우 직류축적이 0인 조합인지 직류축적이 ±2인 조합인지를 판별하기 위한 판별회로이며, 실례로 배타적 논리합(이하, EOR이라 칭함)회로(5a 내지 5c)와 배타적 부정 논리합(이하, ENOR이라 칭함)회로(5d)로 이루어진다. 이러한 판별회로(5)에서, 회로(5a 내지 5d)는 변환논리회로 (3) 출력의 짝수번째 비트의 mod가산(modulo-addition)을 실행한다. 다시말해서, 판별회로(5)는 짝수번째 비트의 0의 수가 짝수인지 홀수인지를 검출하고, 0(짝수)이라면 이것을 직류축적이 ±2인 조합으로 판단하고 판별회로(5)의 출력측, 즉 ENOR회로(5d)의 출력측에 하이레벨 “1”을 발생한다. 즉, 판별회로(5)는 변환논리회로(3)의 출력이 짝수번째인 비트출력의 모든 EOR을 실행한다. 여기에서 짝수비트가 1인 경우 이 부분에서 반전이 실행되어지며 이 비트와 직전의 비트의 직류 축적은 0으로 된다. 이와는 반대로 0인 경우에는 ±2의 직류축적이 존재한다. 또 0이 2개인 경우, 직류축적이 0이거나 ±4, 마찬가지로 3개인 경우는 ±2나 ±6으로 된다. 즉 0의 수가 짝수라면 직류축적은 0, ±4, ±8, …홀수라면 ±2, ±6, ±10…으로 된다. 한편 10비트의 전체 직류축적은 0 또는 -2로 한정되어 있다. 따라서 상술한 짝수번째 비트의 0의 수가 짝수인지 홀수인지 검출함으로써 직류축적이 0인지 ±2인지를 판별할 수 있다.

이 판별회로(5)의 출력은 논리곱회로(AND 회로)(6)의 한쪽 입력단에 공급되고 ANS회로(6)의 다른쪽 입력단에는 시프트레지스터(7)의 출력측에 설치되어 각 조합의 직류축척치(DSV)를 검출하기 위한 검출회로(8)로 부터의 출력이 공급된다. 이 검출회로(8)는 이전의 조합에서의 직류축적치 DSV′가 예를들어 -1이라면 하이레벨의 출력을 AND회로(6)의 입력측에 공급한다.

AMD회로(6)의 출력은 선두비트를 반전하기 위한 EOR회로(11)의 한쪽 입력단에 공급되고 이 EOR회로(11)의 다른쪽 입력단에는 변환논리회로(3)부터의 10비트의 선두비트(P₁)가 공급된다. 따라서 선두비트(P₁)는 AND회로(6)의 출력이 “0”인 때는 반전되지 않고 그대로 시프트 레지스터(7)에 공급되고 “1”인때는 반전되어 시프트 레지스터(7)에 공급된다.

또한 제5도에 있어서 EOR회로(9)와 D형 플립플롭회로(10)등으로 NRZI변조회로가 구성된다.

검출회로(8)는 업-다운 카운터(updown counter)(8a)를 포함하며, 상기 카운터(8a)는 1/2의 주파수클럭에서 구동되어 짝수번째의 비트만이 계수된다. 더우기 EOR회로(9)의 출력에 의해 업-다운 카운터가 제어된다. 이로써 직류축적치가 검출된다. 한편 카운터(8a)의 출력은 항상 2비트 늦으므로 값을 최후의 2비트에서 보정하도록 EOR회로(8b, 8c)가 설치되어 있다.

또한 검출회로(8)에 있어서, AND회로(8d, 8e) 및 NOR회로(8f)는 직류축적치 DSV를 -1또는 +1로 초기 설정하는 회로로서, NRZI변조파의 DSV를 1비트 또는 2비트마다 카운터(8a)에서 계수를 하게 될 때 DSV상태가 DSV범위에서 실례로 ｜DSV｜≤3으로 되면 -3, -2, -1, 0, +1, +2, +3과 같은 많은 직류축적치가 존재하므로 AND회로(8d, 8e) 및 NOR회로(8f)에 의해 최초 DSV를 -1또는 +1로 설정해주도록 하고 있다.

이로써 직류축적치의 정ㆍ부가 검출되고, 이 신호와 판별회로(5)로부터의 신호가 AND회로(6)에 공급되어 출력의 선두비트의 반전제어신호가 형성된다.

한편, 변환논리회로(3)의 출력은 식류축적이 0인 조합이나 직류축적이 ±2인 조합 어느것으로 통일하여 출력하도록 하고, 이와 관련하여 직류축적이 -2로 통일하여 출력한 경우, 변환된 조합이 직류축적 -2에서 DSV′가 -1로 부터 시작할때는 그 선두비트를 EOR회로(11)에서 반전(이때 AND회로(6)의 출력은 하이레벨임)하고, 직류축적이 +2인 조합으로 출력하도록 한다. 한편, 직류축적이 0인 조합은, 판별회로(5)의 출력이 로우레벨이고 AND회로(6)의 출력도 로우레벨이므로 EOR회로(11)에서 그 선두비트를 반전시키지 않고 출력된다.

또한, 클럭단자(4)에 데이타 비트율로 공급되는 펄스의 타이밍이 검출회로(12)에서 검출되고 이 타이밍신호가 데이타 8비트마다 시프트 레지스터(7)의 부하단자 LD에 공급된다.

그리하여 상술한 바와같이 10비트로 변환되어 시프트 레지스터(7)로 들어간 내용은 클럭단자(13)로부터 공급되는 입력신호의 클럭의 5/4배인 주파수 클럭신호에 의해 순차적으로 판독된다. 이 판독된 신호가 EOR회로(9) 및 플립플롭회로(10)로 이루어지는 NRZI변조회로에서 NRZI변조되어 출력단자(14)로 공급된다.

그런데 상술한 바와같이 변환논리회로(3)에 PLA를 이용한 회로구성의 경우 직류축적이 0인 조합과 직류축적이 ±2인 조합을 판별하는 회로등이 필요하게 되므로 회로구성이 복잡하게 된다. 이러한 것은 롬(ROM)이 변환논리회로로 이용되는 경우에는 어떤 문제도 없으나, 롬이 직접회로(IC)화할때 패턴면적(patten area)이 커짐과 동시에 소비전력도 커지는 등의 결점이 있다. 또한, 상술한 DSV의 분산을 작게 하기 위해서, 직류축적이 0인 조합도 가능한한 많은 부분을 2개의 조합을 한쌍으로 하여 그때까지의 DSV가 +1인가 -1인가 의해 분산이 보다 작은쪽을 사용하면 좋으나 거기서는 동일한 직류 축적이 0인 조합에서도 선두비트를 가변하는 2개의 조합한쌍인가 그렇지 않은가를 판별하는 회로가 필요하게 되며 그 회로구성은 더욱 복잡해진다.

또한, 두 조합의 한쌍을 2비트재 이하가 같은 것에 한정하지 않고 DSV분산이 작은 것에서 선택하여 진행하면, DSV분산은 작게 할 수는 있으나 회로구성은 점점 더 복잡해진다.

이 때문에 판별회로를 사용하지 않는 변환방식이 고려되어진다.

이 변환방식에서는 직류축적이 0인 조합도 직류축적이 ±2인 조합과 마찬가지로 모두 그 선두비트를 변환하여 사용한다. 이 때문에, 선두비트가 반전되는 경우에도 역시 조합으로 되어있는 것이 2×2^m개, 즉 8/10 변환인 경우 2×256개가 되어야 한다. 여기에서, 여기서는 Tmax=5T′(T′=Tmin=Tw(검출윈도우 폭))로 하고 있다. 이렇게하면 사용할 수 있는 조합은 512종류 또는 그 이상 존재하게 된다.

다음 표 3은 Tmax=5T′를 만족하는 10비트 정보의 조합의 수를 나타낸 것으로, 여기서 Tmax=5T′로 하기 위해 NRZI표현으로 “0”의 연속하는 수가 4개이하, 즉 변조후의 신호로 동일 레벨의 연속이 5비트 이하로 되는 것을 조건으로 하고 있으므로 선두비트는 “0”2개까지, 후단도 “0”2개까지로 하고 있다.

[표 3]

또, 상기 표 3에 있어서, 선두가 “100…”의 것은, 선두비트를 반전하면, “000…”로 되어, 선두께 “0”이 3개 존재하면, 각 조합의 경계에서 “0”의 연속이 4개를 넘는 것이 발생할 염려가 있으므로 이 변환 방식에서는 사용할 수 없다. 결과적으로, 이들 조합 55(3+18+34)종류를 제외하면, 2⁸=256의 가능한 조합의 정확히 2배의 수인 512조합이 존재하게 된다.

따라서, 이로부터 서로 선두비트가 다른 쌍을 이루는 256종류를 8비트 정도의 256정류와 대응하여 만들수 있다. 이에 대하여, 표 3에서는 직류의 축적이 0에서 서로 선두비트가 다른쌍을 이루는 조합은 102종류, 직류의 축적이 ±2에서 서로 선두비트가 다른 쌍을 이루는 조합은 154종류이다.

그리고, 변환시, 이들의 쌍을 이루는 조합은 DSV=+1 또는 -1의 어느것에서 시작되면 DSV의 분산이 작게 되는지를 검파하여 선택되어진다. 또, 제4도에 관련하여 상술한 바와 같이 직류의 축적이 -2때는 DSV=+1로부터, 직류의 축적이 +2때는 DSV=-1로부터 시작하는 것으로 한다.

다음의 표 4는, 상기 표3에 기초하여 선택한 256종류 조합(코드)의 일예를 나타낸 것으로서, 여기서는 데이터와는 대응시키지 않는다. 이 표 4는 쌍을 이루는 2개의 조합의 선택법으로서, 예를들어 선두비트의 제어에서만 행하는 경우이다. 또, 이 표 4에 있어서, Q′는 변환한 이전의 코드(조합)까지의 직류축적정보(그때까지의 DSV상당=DSV′), DV는 DSV의 분산, P는 각 코드에 있어서의 반전회수(짝수 0, 홀수 1), Q는 지금변환한 코드까지의 직류축적정보(지금 변환한 코드까지의 DSV상당)이다. 또 상술한 제5도의 예에서 이 표 4를 사용하는 경우, 직류의 축적이 0위 No. 1로부터 102의 1쌍의 코드가 개별로 사용된다.

[표 4a]

[표 4b]

[표 4c]

제6도는 이 변환방식에 따라서 변환을 행하는 장치의 일예이다. 또한, 동일도면에 있어서, 제5도와 대응하는 부분에는 동일부호를 붙이고, 그 상세한 설명은 생략한다.

여기서는 변환시 모든 조합의 선두비트를 가변하기 위해, 선두비트가 가변인지 고정인지를 판별하는 회로, 즉 제5도에 있어서 직류의 축적이 0의 조합(선두비트고정)과 직류의 축적이 +2의 조합(선두비트가변)을 판별하는 판별회로(5)등이 필요없다.

그래서, 여기서는 직류의 축적치(DSV)를 검출하는 검출회로(8)의 출력을 직접 EOR회로(11)의 한쪽의 입력단에 공급하도록 한다. 기타의 구성은 제5도와 똑같다.

또한, 변환논리회로(3)의 출력은, 그때까지의 DSV′가 -1 또는 +1일 경우의 조합으로 되도록된 선두비트의 것으로 통일으로 출력하도록 한다. 따라서, 실례로 DSV′=+1로 통일한 경우 변환된 조합이, DSV′가 -1에서 시작될때 검출회로(8)의 하이레벨의 출력을 EOR회로(11)에 공급하여 그 선두비트를 반전하여 시프트레지스터(7)에 공급하여 주면 좋다.

그리고, 이 시프트 레지스터(7)의 내용은 상술한 바와 똑같이 클럭단자(13)로부터의 클럭신호에 의해 판독되고, EOR(9)를 통하여 플립플롭회로(10)에 공급되며, NRZI 변조된 신호로서 출력단자(14)에 공급된다.

이와같이 하여, 제5도와 같이 판별회로(5)(및 AND 회로(6))를 이용함이 없이 8/10변환을 실행할 수 있다.

그런데, 상술한 바와같이 종래회로의 경우, 각 조합한 NRZI 변조한 파형을 이용하여 그 직류의 축적치를 카운트하도록 하고 있으므로 직류의 축적치를 검출하기 위한 검출회로(8)의 구성이 복잡하게 되고, 비용이 많이들데 되는 단점이 있다.

본 발명은 이러한 점에 비추어 간단한 구성으로 저역 성분을 경감할 수가 있는 정보변환 방법 및 그 실행장치를 제공하는 것이다.

상술한 바와같이 이전 조합의 종료까지 직류의 축적치에 의해 DC=±2의 조합은 DC=±2로 하든가, -2로 결정하는 이유로부터, 다음의 조합을 위해 현재의 조합까지의 직류의 축적치를 계산하지 않으면 아니되지만 종래는 이 계산을, 상술한 바와같이, 각 조합을 NRZI변조한 파형을 이용하여 직류의 축적치를 계수하는데, 본 발명에서는 이 부분도 조합의 홀수번째의 비트의 짝수패리티를 조사함으로써 NRZI 변조파형을 이용함이 없이 구할 수가 있는 것이다.

그 때문에, 본 발명은 m비트정보를 m보다도 큰 n비트의 정보로 변환함에 있어서, 상기 n비트의 정보는 NRZI변조후의 신호에 있어서, 같은 레벨의 연속이 소정비트 이하로 되도록 하고, 상기 n비트중의 직류의 축적을 적어도 ±2이하로 제어 가능한 조합으로 하며, 상기 m비트의 정보가 상기 조건에서 선정된 조합과 1대 1로 대응됨과 동시에 상기 조합이 사용될때 상기 조합의 홀수번째의 비트에 기초한 패리티 출력에 의해 현재 조합 최후에 있어서의 직류 축적치가 상기 현재 조합의 변환으로 사용한 그때까지 조합의 직류 축적치와 동일한지 아닌지를 검출하여, 다음 조합의 변환을 위한 직류 축적치 정보가 되도록 구성함으로써 간단한 구성으로 저역성분이 적은 정보변환이 가능하게 된다.

이하, 본 발명의 일실시예를 제7도 및 제8도에 기초하여 상세히 설명한다.

제7도는 본 발명의 제1실시예를 도시한 것으로서, 본 실시예에서는 상기 표 2에 기초한 Tmax=4T′의 변환에, 즉 상술한 제5도의 회로예에 대응하는 것으로, 따라서 제7도에 있어서 제5도와 대응하는 부분에는 동일부호를 붙이고, 그 상세한 설명은 생략한다.

상술한 바와같이 Tmax=4T′의 경우, 직류의 축적이 0(고정)과, ±2(가변)의 조합이 존재하기 때문에 양자를 판별할 필요가 있지만 여기 본 실시예에서도 이 판별회로는 제5도에 사용한 것과 똑같은 판별회로(5)를 사용한다. 또한 이 경우 플립플롭회로(10)로서는 실례로 T형 플립플롭 회로가 사용된다.

그런데, 본 발명에서는 다음 조합(succeeding combination)을 위해 현재 조합(present combination)의 직류의 축적치를 계산함에, NRZI변조파형을 사용하지 않고서 단지 조합의 홀수번째 비트의 짝홀수의 패리티를 조사함으로써 구할 수 있는데 대해 설명한다.

상술한 바와같이 직류의 축적이 0이나 ±2인 판별은 그 조합의 짝수비트가 고려되며, “0”의 수가 짝수이면 직류의 축적이 0(DC=0), 홀수이면 직류의 축적이 ±2(DC=±2)로 했지만 여기서는, 이 판별정보를 Pe를 가정하고, Pe=0이면 직류의 축적이 0, Pe=1이면 직류의 축적이 ±2로 한다. 그러면, 상술한 바와같이 변환논리회로(3)가 그때까지 직류의 축적치 DSV′=+1의 조합을 출력한다면 Pe=1일때는 직류의 축적이 -2인 조합으로 한정할 수 있다. 따라서 Pe=1이고 DSV=-1일때 조합의 선두비트는 반전되며, 직류의 축적이 +2의 조합으로 된다.

다음에, 필요한 반전이 완료된 n비트, 즉 이 경우 10비트의 조합으로부터 다음 조합을 위해 직류의 축적치를 구한다. 여기서 n비트 조합의 짝수 또는 홀수의 패리티를 P라고 하면, 직류의 축적이 0인 경우, P=0이면 DSV=DSV′가 되고, P=1이면 DSV=-DSV′로 되며, 한편 직류의 축적이 ±2인 경우, P=0이면 DSV=-DSV′가 되고, P=1이면 DSV=DSV′로 된다. 그 이유는 직류의 축적이 0인 경우에는 DSV를 변화시키지 않으므로 DSV=DSV′이지만, P=1인때의 조합의 NRZI변조파형의 최종비트는 그전 조합의 최종비트의 반대 레벨이므로 그전 조합의 최종비트를 로우레벨로 DSV를 정의하면, 현재 조합의 최종비트는 하이레벨이 되는데, 다음 조합에 있어서 그 레벨이 로우레벨로 되기 때문에 직류의 축적치 정보의 부호를 반전하여 주지 않으면 아니되기 때문이다.

또한 직류의 축적이 ±2이 경우에는, P=0이면 직류의 축적치의 상태를 변화시키고, 그 변화는 +1로부터 -1또는 -1로부터 +1에 한정되므로 결국 DSV=-DSV′로 된다. 한편 P=1일때는 최종비트의 레벨이 이전 조합의 최종비트의 레벨과 다르기 때문에 결국 DSV=DSV′로 된다.

이것을 정리하면, 단지 지규의 축적이 0이며 P=+1일때와 직류의 축적이 ±2이며 P=0일때만이, 직류의 축적치 정보는 그 이전 직류의 축적치정보를 반전하여 주면 되는 것이다. 다음 표 5는 이것을 정리하여 나타낸 것이다.

[표 5]

상기 표 5에서 있어서, Po는 P와 Pe의 홀수짝수 패리티를 나타내고, 판별정보인 pe가 0일때 직류의 축적은 0, Pe가 1일때 직류의 축적은 ±2이기 때문에, P와 Pe의 mod가산(modulo-addition)을 Po(Po=P+Pe)로 함에 의하여, Po가 1일때, 직류축적치 DSV를 반전하도록 한다.

그리고, Pe는 “0”의 갯수의 패리티이다. 또, P는 “1”의 패리티이지만, m/n변환에 있어서의 n을 짝수로 한다면, “0”의 갯수의 패리티라고도 할 수 있다. 따라서, Pe와 P의 짝ㆍ홀수 패리티인 P 도 “0”의 갯수의 패리티라고 할 수 있다. 즉, 직류 축적치의 전달정보는, 조합의 홀수번째의 비트의 “0”의 갯수의 짝홀수 패리티가 1이라면 반전하여 전달하여 주면 된다.

그래서, 본 실시예에서는, 각 조합 10비트중의 첫번째 및 세번째의 비트가 공급되는 EOR회로(20a)와, 제5번째 및 7번째의 비트가 공급되는 EOR회로(20b)와, 이 EOR회로(20b)의 출력과 제9번째의 비트가 공급되는 EOR회로(20a)와, EOR회로(20a), (20c)의 출력이 공급되는 ENOR회로(20d)와, 이 ENOR회로(20d)의 출력이 그 한 입력단에 공급되는 EOR회로(20e)와, 이 EOR회로(20e)의 출력이 공급되는 D형 플립플롭회로(20f)로 이루는 직류 축적치를 검출하는 검출회로(20)를 설치한다. 플립플롭(20f)의 출력(Q)는 EOR회로(20e)의 다른쪽의 입력단에 공급되고, 반전출력(

)는 AND회로(6)의 다른쪽 입력단에 공급된다.

그리고, EOR회로(20a 내지 20c)는 홀수째의 비트의 패리티를 취하며, 이 경우 홀수째의 비트수는, n의 수를 10으로 하면 5개이기 때문에, 최종적으로 ENOR회로(20d)에 의하여 반전하여 “0”의 갯수의 패리티로하고, 그 값이 1일경우, 다음단의 EOR회로(20e)로 플립플롭회로(20f)의 출력을 반전한다. 즉, 이전의 직류 축적치 정보를 반전하여 플립플롭회로(20f)에 공급한다. 그리고, DSV′=-1, 즉 신호레벨에서 “0”일때 “1”를 출력하도록 플립플롭회로(20f)로부터 반전출력(

)을 끌어내어 AND회로(6)의 한쪽의 입력측에 공급한다.

결과적으로, 검출회로(20)는 그때까지의 직류 축적치 DSV′가 -1일때 하이레벨의 출력을 발생하게 된다.

한편, 판별회로(5)는 상술한 바와같이, 직류 축적이 -2일때 하이레벨의 출력을 발생하기 때문에, 결국 AND회로(6)는 판별회로(5)와 검출회로(20)의 양축력이 하이레벨일때 “1”의 신호를 발생하여 EOR회로(11)의 한쪽의 입력단에 공급하고, EOR회로(11)는 그때 다른쪽의 입력단에 공급되는 변환논리회로(3)로부터의 10비트중의 선두비트를 반전하여 시프트 레지스터(7)에 공급하게 된다.

이와같이, 본 실시예에서는 NRZI변조파형을 사용하지 않고서, 단지 각 조합의 홀수째 비트의 짝홀수 패리티만을 조사함으로써 다음 조합을 위한 직류 축적치를 구할수가 있게 되며, 회로구성이 간략화 된다.

그리고, 여기서는 직류의 축적치가 -1과 +1(신호레벨에서 “0”과 “1”)의 2개의 상태밖에 없기 때문에, 변조를 시작하였을때에 최초에 설정한 DSV′는 1, -1의 어느쪽이어도 좋기 때문에, 상술한 제5도 및 제6도와 같이 직류 축적치 DSV를 +1 또는 -1로 초기설정하여 주는 AND회로(8d, 8e) 및 NOR회로(8f)를 이용한 회로는 불필요하게 된다.

제8도는 본 발명의 제2실시예를 나타내는 것으로서, 본 실시예에서는, 상기 표 3에 의거한 Tmax=5T′의 변환예, 즉 상술의 제6도의 회로예에 대응하는 것으로서, 따라서, 제8도에 있어서, 제6도와 대응하는 부분에는 동일부호를 붙혀서, 그 상세한 설명을 생략한다.

상술한 바와 같이, Tmax=5T′의 경우, 직류 축적이 0인 조합도, 직류의 축적이 ±2인 조합과 마찬가지로, 모두 그 선두비트를 변환하여 사용하기 때문에, 제7도등에서 사용한 판별회로(5)는 불필요하다. 따라서, 이경우, 직류 축적치를 검출하는 검출회로만이 필요할 뿐이며, 여기서는 제7도에서 사용한 검출회로(20)를 사용하는 것으로 한다. 그때에, 검출회로(20)의 출력, 즉 필릅플롭회로(20f)의 반전출력(

)를 직접 EOR회로(11)의 한쪽의 입력단에 공급하도록 한다.

그리고, 이 경우도, 변환논리회로(3)의 출력을 예를들면 DSV=+1일때의 조합에 통일하여 출력하도록 하면, 변환된 조합이 DSV=-1로 시작할 때, 검출회로(20)로부터 하이레벨의 출력을 EOR회로(11)에 공급하여 그 선두비트를 반전하고, 시프트레지스터(7)에 공급하여 주면 된다.

이와같이, 본 실시예에서도 첫번째 실시예와 거의 동일한 작용, 효과를 얻을 수가 있으며, 특히 본 실시예에서는 상기 첫번째 실시예에 비해 판별회로(5)도 불필요하기 때문에, 더욱 회로구성이 간략화된다.

그리고 상술한 바와같이 변환된 조합은 임의의 복조 회로를 사용하여 복조되어질 수 있다.

그리고, 상기의 실시예에서는, Tmax=4T′, 5T′의 경우에 대하여 설명하였지만, 이에 한정되는 것은 아니며, 적어도 직류 축적을 ±2이하로 조정가능한 조합을 포함하는 기타의 조합, 예를들면 직류 축적이 0이고 직류의 축적치를 고정한 것과 조정가능한 것과의 조합등의 경우에도 마찬가지로 적용가능하다.

상술한 바와같이 본 발명에 의하면, 그때까지의 직류 축적치로부터 그 변환하는 조합 끝까지의 직류 축적치를, NRZI변조파형을 사용하지 않고서, 조합의 홀수재 비트의 짝홀수 패리티를 검출하여 구하도록 하였기 때문에, 종래와 같은 NRZI변조파형을 이용하여 직류의 축적치를 카운트하는 카운터나, 직류 축적치의 초기설정회로가 불필요하게 되고, 저역 성분이 적은 변환을 간단한 회로구성으로 실행할 수가 있다.

Claims (2)

1. 디지탈 신호를 NRZI(non-return to mEOR, inverted : 제로 비복귀 반전방식) 변조신호로 변환하는 방법에 있어서, 기본 디지탈 신호를 각각 m 비트의 데이타를 가지는 일련의 기본 워드로 분할하고, 각각 m보다는 큰 n비트의 데이타를 가지는 변환워드를 각각의 상기 기본워드에 일치시킴으로써 상기 기본 디지탈 신호를 소정의 최대 수의 연속적인 “0”(consecutive digital zEORes)을 가지는 변환 디지탈 신호로 변환하며, 상기 변환된 워드의 모든 홀수의 비트값이 “0”(digital zEOR)인지를 검출하고, 상기 검출의 결과에 따라 검출신호를 발생시키며, 상기 검출신호에 따라 상기 변환워드를 제어하고, 상기 변환디지탈 신호를 NRZI변조 디지탈 신호로 변조하는 단계를 구비하는 NRZI변조 신호 변환방법.
2. 디지탈 신호를 NRZI변조 신호로 변환하는 장치에 있어서, 기본 디지탈 신호를 각각 m비트의 데이타를 가지는 일련의 기본워드로 분할하기 위한 분할 수단, 각각 m보다는 큰 n비트의 데이타를 가지는 변환워드를 각각의 상기 기본워드에 일치시킴으로써 상기 기본 디지탈 신호를 소정의 최대 수의 연속적인 “0”(consecutive digital zEORes)을 가지는 변환 디지탈 신호로 변환하기 위한 변환 수단, 상기 변환모드의 모든 홀수번째의 비트 값이 “0”(digital zEOR)인지를 검출하기 위한 검출 수단, 상기 검출의 결과에 따라 검출 신호를 발생하기 위한 발생 수단, 상기 검출 신호에 따라 변환워드를 제어하기 위한 제어 수단, 및 상기 변환 디지탈 신호를 NRZI변조 디지탈 신호로 생성하기 위한 생성수단을 구비하는 NRZI변조신호 변환장치.

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