KR930004981B1 - 반도체 장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치
제1도는 본 발명의 1실시예에 따른 반도체장치를 설명하기 위한 단면도.
제2도 및 제3도는 각각 본 발명의 1실시예에 따른 반도체장치의 특성을 나타낸 도면,
제4도 및 제5도는 각각 반도체장치를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1,41 : 반도체기판 2 : 열산화막
3a∼3c : 제1층 금속배선 4,5,6 : SiO2막.
[산업상의 이용분야]
본 발명은 절연막에 의한 평탄화기술에 관한 것으로, 특히 다층배선 구조에 사용되는 평탄화기술에 관한 것이다.
[종래의 기술 및 그 문제점]
근래, 반도체장치가 고집적화됨에 따라 다층배선구조에 있어서 절연막에 의한 평탄화기술은 필수적인 기술로 되고 있다. 이러한 절연막에 의한 평탄화기술로는, 현재 박막의 형성시에 기판측에도 직류 또는 교류 바이어스를 인가하고, 기판표면에 대한 스퍼터링을 행하면서 박막을 성장시키는 방법, 즉 바이어스ㆍ스퍼터링법, 바이어스ㆍ플라즈마 CVD법, 바이어스ㆍECR 플라즈마 CVD법 등이 알려져 있다(이하, 이들 방법을 총칭해서 「기판바이어스를 인가하는 방법」이라 한다). 한편, 이들 방법을 이용할 때에는 박막의 누설전류(통상 플라즈마 CVD법에 의한 SiO2막의 누설전류에 비해 100배 이상의 누설전류가 흐른다 ; 측정온도 200℃)를 저감시키는 것 및 생산성을 좋게하는 것을 고려해 두고, 절연막은 일반적으로 생산성이 좋은 통상의 플라즈마 CVD법에 의한 SiO2막 또는 SiON막과 기판바이어스를 인가하는 방법에 의한 막의 적층막구조로 하고 있다.
종래, 다층배선구조의 일예로서는 제4a도 및 제4b도에 나타낸 바와같이 반도체기판(41)상에 열산화막(42)을 매개해서 형성된 제1층 금석배선(43)상에 기판바이어스를 인가하는 방법에 의한 제1절연막(44) 및 통상의 플라즈마 CVD법에 의한 제2절연막(45)이 형성되고[제4a도 참조], 이 제2절연막(45)상에 제2층 금속배선(46)이 형성된 것[제4b도 참조]이 있다. 또, 제5a도와 제5b도에 나타낸 바와같이, 제1층 금속배선(43)상에 통상의 플라즈마 CVD법에 의한 제1절연막(47) 및 기판 바이어스를 인가하는 방법에 의한 제2절연막(48)이 형성되고[제5a도 참조] , 이 제2절연막(48)상에 제2층 금속배선(49)이 형성된 것[제5b도 참조]이 있다.
그런데, 전자의 예에서는 평탄화를 위해 제1절연막(44)을 형성할 때, 기판측에 바이어스를 인가함으로써 얻어지는 정이온의 스피터ㆍ엣칭효과(퇴적과 엣칭이 동시에 진행되는 효과)를 이용하기 때문에, 제1층 금속배선(43)의 표면이라던지 벌크(bulk)에 결함이 생기기 쉽다. 이 결함은 스트레스 이동(stress-migration)이나 전자이동(electro-migration)을 일으키고, 상기 금속배선(43)의 단선 등의 원인으로 되므로 반도체장치의 신뢰성에 직접 영향을 미치게 된다. 한편, 후자의 예에서는 제1층 금속배선(43) 표면의 결함발생을 회피할 수는 있으나, 이 금속배선(43)의 단차부(段差部)에서의 제1절연막(47)의 스텝 커버리지(step coverage)가 불충분하게 된다. 이 때문에, 기판바이어스를 인가하는 방법에 의해 제2절연막(48)을 퇴적시켜도 평탄화가 완전하게는 이루어지지 않게 된다. 따라서, 제2층 금속배선(49)의 스텝 커버리지가 악화되어 그 신뢰성이 저하되게 된다.
이와 같이, 종래의 반도체장치에 있어서는 제1층 금속배선의 신뢰성 향상과 절연막에 의한 평탄화효과를 동시에 만족시킬 수 없다는 결점이 있었다.
[발명의 목적]
본 발명은 상술한 결점을 해결하기 위해 발명된 것으로, 다층배선구조에서의 층간절연막을 생산성 좋게 형성할 수 있게 됨과 더불어 평탄화 효과를 얻을 수 있고, 더욱이 배선의 신뢰성을 저하시키는 요인이 없는 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치는, 반도체기판과 이 반도체기판상에 형성된 하층 배선, 상기 하층배선상에 형성된 층간절연막 및 이 층간절연막상에 형성된 상층배선을 갖춘 반도체장치에 있어서, 상기 층간절연막이 기판바이어스를 인가하는 방법에 의해 형성된 제1절연막과, 상기 하층배선과 상기 제1절연막 사이에 형성되어 상기 제1절연막 형성시에 상기 하층배선을 보호하는 제2절연막 및, 상기 제1절연막과 상기 상층배선 사이에 형성된 상기 제1절연막 보다 누설전류가 적은 제3절연막을 갖춘 것을 특징으로 한다.
[작용]
상기와 같은 구성에 의하면, 제2절연막이 배선을 보호하고 있으므로, 상기 제2절연막상에 기판바이어스를 인가하는 방법에 의해 제1절연막을 형성해도 상기 배선은 손상을 받지 않게 된다. 또한, 이 후에 제3절연막을 형성함으로써 생산성을 향상시킬 수 있게 됨과 더불어, 제1절연막의 표면이 평탄하기 때문에 제3절연막 표면도 평탄하게 형성되게 된다. 따라서, 층간절연막에 의해 평탄화효과도 훼손되지 않게 된다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
제1a, b도는 본 발명에 따른 반도체장치의 단면도를 나타낸 것으로, 종래의 반도체장치와 마찬가지로 반도체기판(1)상에는 열산화막(2) 및 제1층 금속배선(3a∼3c)형성되어 있다. 또, 상기 제1층 금속배선(3a~3c)상에는 통상의 플라즈마 CVD법에 의해 배선보호막으로서의 SiO2막(4)이 형성되고, 이 SiO2막(4)상에는 바이어스ㆍ스퍼터링법에 의해 절연막2막(5)이 형성되어 있다. 더욱이, 이 SiO2막(5)상에는 통상의 플라즈마 CVD법에 의해 SiO2막(6)이 형성되어 있다[제1a도 참조]. 또한, 상기 SiO2막(6)상에는 스퍼터링법에 의해 제2층 금속배선(7)이 형성되어 있다[제1b도 참조]. 여기서, 상기 제1층 금속배선(3a∼3c)의 배선두께, 배선폭, 배선간격이 각각 1.0㎛, 1.5㎛, 2.0㎛정도인 경우에, 배선 보호막으로서의 상기 SiO2막(4)의 막두께는 500Å∼3000Å이 최적이다. 또, 상기 제1층 금속배선(3a∼3c)으로는 Al이나 Al합금을 이용하고, 상기 배선보호막으로는 플라즈마 CVD법에 의한 SiO2막, SiON막, Si3N4막 또는 PSG막, LTO막, 스핀·온ㆍ글래스막(spin on glass film) 도는 폴리이미드막을 이용한다.
이러한 구조에 의하며, 배선보호막이 제1층 금속배선(3a∼3c)을 피복하면서 형성되므로, 바이어스ㆍ스퍼터링법에 의한 SiO2막(5)으로 반도체기판(1) 표면을 평탄화시켜도 제1층 금속배선(3a∼3c)에는 손상을 주지 않게 된다. 또한, 상기 배선보호막상을 바이어스ㆍ스퍼터링법에 의한 SiO2막(5)만으로 형성하면 생산에 시간이 지나치게 걸려 실용적이지 못하므로, 생산성이 좋은 통상의 플라즈마 CVD법에 의한 SiO2막(6)을 이용한 적층구조로 하여 생산성을 향상시킴과 더불어 누설전류(leak current)의 저감도 달성하고 있다.
다음으로, 본 발명에 따른 반도체장치를 형성하고, 이 반도체장치를 이용하여 제1층 금속배선(3a∼3c)의 신뢰성을 평가했다. 우선, 반도체기판(1)에 통상의 열산화에 의해 열산화막(2)을 약 3000Å의 두께로 형성한 후, Al-1%Si막 또는 Al-1%Si-1%Cu막을 스퍼터링법에 의해 약 1.0㎛의 두께로 형성한다. 그리고, 이 Al-1%Si막 또는, Al-1%Si-1%Cu막을 사진식각법 및 RIE법을 이용하여 배선폭 / 배선간격＝1.5㎛ / 2.0㎛로, 또 배선길이가 2mm로 되도록 패터닝한다. 그 후, 전면에 통상의 플라즈마 CVD법에 의해 SiO2막(5)상에는 통상의 플라즈마 CVD법에 의해 SiO2막(4)을 형성한다. 이 때, 이 SiO2막(4)의 두께로서 500Å, 1500Å, 3000Å인 것을 각각 준비한다. 또한, 이 SiO2막(4)상에는 바이어스ㆍ스퍼터링법에 의해 SiO2막(5)을 약 8000Å의 두께로 형성하고, 이 SiO2막(5)상에는 통상의 플라즈마 CVD법에 의해 SiO2막(6)을 약 8000Å의 두께로 형성한다. 그리고, SiO2막(6)상에 제2층 금속배선(7)으로서 Al-1%Si막을 스퍼터링법에 의해 약 1.0㎛의 두게로 형성한다.
이와 같이 형성된 반도체장치에 대해서 통전시험을 행한 결과, 제2도와 같은 결과를 얻었다.
통전조건으로서는 전류밀도(J)＝1.0×106A/㎝2, 통전시간(T)＝1000시간이다. 또, 시료수는 각 구조에 대하여 각각 100개씩으로 하였다. 제2도에 있어서, 배선의 보호막두께를 500Å이상으로 하면, 단선불량율이 0%로 되는데, 이는 Al-1%Si막 또는 Al-1%Si-1%Cu막 모두 전자이동 또는 스트레스 이동에 의한 단선불량이 발생하지 않음을 의미하는 것이다. 또한, 제1층 금속배선(3)의 단차부에서의 배선보호막의 스텝 커버리지에 관하여 조사해 본 결과, 보호막의 두께가 500Å∼3000Å의 범위에서는 양호한 것으로 판명되었다.
더욱이, Al-1%Si막으로 형성된 제1층 금속배선(3a∼3c)상에 배선보호막으로서 플라즈마 CVD법에 의한 SiON막, Si3N4막 또는 PSG막, LTO막, 스핀ㆍ온ㆍ글래스막 또는 폴리이미드막을 각각 형성한 후, 상기와 마찬가지로 통전시험을 행하였다. 그 결과, 제3도에 나타낸 바와같이 배선보호막으로서 플라즈마 CVD법에 의한 SiO2막(4)을 이용한 경우와 같은 효과가 얻어졌다.
또한, 평탄화효과를 갖는 절연막의 형성방법으로는 바이어스ㆍ스퍼터링법 이외에도 기판바이어스를 인가하는 방법을 사용할 수가 있다. 또, 본 발명은 상기 제2층 금속배선(7)상에 제3층 금속배선이 형성되어 있는 경우, 이들 배선간에 형성되는 층간절연막에도 적용할 수가 있다. 즉, 다층배선구조에서의 배선간의 층간절연막의 형성에도 유효하다.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
상술한 바와같이 본 발명에 따른 반도체장치에 의하면, 다층배선구조에서의 층간절연막을 3층 구조로 함으로써, 배선의 신뢰성 향상은 물론 층간절연막에 의한 평탄화효과 및 생산성의 향상을 달성할 수 있게 된다.

Claims (1)

  1. 반도체기판(1)과 이 반도체기판(1)상에 형성된 하층배선(3a∼3c), 상기 하층배선(3a∼3c)상에 형성된 층간절연막(4∼6) 및 이 층간절연막(4∼6)상에 형성된 상층배선(7)을 갖춘 반도체장치에 있어서, 상기 층간 절연막이 기판바이어스를 인가하는 방법에 의해 형성된 제1절연막(5)과, 상기 하층배선(3a∼3c)과 상기 제1절연막(5) 사이에 형성되어 상기 제1절연막 형성시에 상기 하층배선(3a∼3c)을 보호하는 제2절연막(4) 및, 상기 제1절연막(5)과 상기 상층배선(7) 사이에 형성된 상기 제1절연막(5)보다 누설전류가 적은 제3절연막(6)을 갖춘 것을 특징으로 하는 반도체장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2252667A (en) * 1990-10-08 1992-08-12 Gold Star Electronics Contact in DRAM device
US5268333A (en) * 1990-12-19 1993-12-07 Samsung Electronics Co., Ltd. Method of reflowing a semiconductor device
JP3010824B2 (ja) * 1991-09-17 2000-02-21 株式会社日立製作所 半導体装置及びその製造方法
KR950034755A (ko) * 1994-05-27 1995-12-28
JPH0855913A (ja) * 1994-06-07 1996-02-27 Texas Instr Inc <Ti> サブミクロン相互接続の選択的空隙充填方法
JPH0855910A (ja) * 1994-07-29 1996-02-27 Texas Instr Inc <Ti> 半導体装置の製造方法
JPH08162528A (ja) * 1994-10-03 1996-06-21 Sony Corp 半導体装置の層間絶縁膜構造
JPH09321047A (ja) * 1996-05-24 1997-12-12 Nec Corp 半導体装置の製造方法
JPH10163192A (ja) * 1996-10-03 1998-06-19 Fujitsu Ltd 半導体装置およびその製造方法
JP2005101597A (ja) * 2003-09-04 2005-04-14 Seiko Epson Corp 半導体装置およびその製造方法
US20170066684A1 (en) * 2015-09-08 2017-03-09 Corning Incorporated Optical coatings including buffer layers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5289468A (en) * 1976-01-21 1977-07-27 Hitachi Ltd Semiconductor device
US4273805A (en) * 1978-06-19 1981-06-16 Rca Corporation Passivating composite for a semiconductor device comprising a silicon nitride (Si1 3N4) layer and phosphosilicate glass (PSG) layer
JPS58197824A (ja) * 1982-05-14 1983-11-17 Hitachi Ltd 半導体装置
JPS5957456A (ja) * 1982-09-27 1984-04-03 Fujitsu Ltd 半導体装置の製造方法
EP0177845A1 (de) * 1984-09-28 1986-04-16 Siemens Aktiengesellschaft Integrierter Schaltkreis mit Mehrlagenverdrahtung und Verfahren zu seiner Herstellung
US4723197A (en) * 1985-12-16 1988-02-02 National Semiconductor Corporation Bonding pad interconnection structure
JPH01138734A (ja) * 1987-11-25 1989-05-31 Mitsubishi Electric Corp 複導電体層を有する半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP0365854A2 (en) 1990-05-02
JPH0289346A (ja) 1990-03-29
KR900005593A (ko) 1990-04-14
JPH0576187B2 (ko) 1993-10-22
EP0365854A3 (en) 1990-12-05

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