KR930004256B1 - 필름캐리어 제조용의 필름재 및 필름캐리어의 제조방법 - Google Patents

필름캐리어 제조용의 필름재 및 필름캐리어의 제조방법 Download PDF

Info

Publication number
KR930004256B1
KR930004256B1 KR1019900015385A KR900015385A KR930004256B1 KR 930004256 B1 KR930004256 B1 KR 930004256B1 KR 1019900015385 A KR1019900015385 A KR 1019900015385A KR 900015385 A KR900015385 A KR 900015385A KR 930004256 B1 KR930004256 B1 KR 930004256B1
Authority
KR
South Korea
Prior art keywords
film
pattern
semiconductor chip
film carrier
carrier
Prior art date
Application number
KR1019900015385A
Other languages
English (en)
Other versions
KR910008823A (ko
Inventor
유다까 마끼노
카즈미 이시모도
코오이찌 쿠마가이
야스오 이즈미
Original Assignee
마쯔시다덴기산교 가부시기가이샤
다니이 아끼오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쯔시다덴기산교 가부시기가이샤, 다니이 아끼오 filed Critical 마쯔시다덴기산교 가부시기가이샤
Publication of KR910008823A publication Critical patent/KR910008823A/ko
Application granted granted Critical
Publication of KR930004256B1 publication Critical patent/KR930004256B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/027—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed by irradiation, e.g. by photons, alpha or beta particles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

내용 없음.

Description

필름캐리어 제조용의 필름재 및 필름캐리어의 제조방법
제1도는 본 발명의 실시예를 표시한 이너리이드부를 패턴형성하기 전의 필름재의 평면도.
제2(a)도~제2(c)도는 순차적으로 필름캐리어의 제조공정을 표시한 모식적 단면도.
제3도는 이너리이드부의 패턴형성이 행하여진 필름캐리어의 평면도.
제4(a)도, 제4(b)도는 종래의 와이어본딩식 필름캐리어칩을 표시하며,
제4(a)도는 단면도.
제4(b)도는 봉하여 막는 수지를 제거한 상태의 저면도.
제5(a)도 제5(b)도는 종래의 범프식 필름캐리어칩을 표시하며,
제5(a)도는 단면도.
제5(b)도는 봉하여 막는 수지를 제거한 상태의 저면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 필름 20 : 리이드패턴
21 : 아우터리이드부 22 : 이너리이드부
23 : 이너리이드형성부 30 : 반도체칩
70 : 범프
본 발명은, 필름캐리어 제조용의 필름재 및 필름캐리어의 제조방법에 관한 것으로서, 반도체칩을 탑재하기 위한 필름캐리어를 제조할때의 소재가 되는 필름재, 및 이 필름재를 사용하여 필름캐리어를 제조하는 방법에 관한 것이다.
IC나 LSI 등의 반도체칩의 패키지구조로서, 필름캐리어 방식이라고 불리는 것이 있다. 이것은, 필름테이프상에 Cu 박등의 도체금속층을 형성하고, 이 도체금속층을 에칭하므로서 리이드패턴을 형성하여 필름캐리어를 제조하고, 이 필름캐리어리상의 리이드패턴에 반도체칩을 본딩접속한 후, 개개의 리이드패턴마다 필름캐리어를 펀칭분리해서, 반도체칩이 탑재된 필름캐리어칩을 얻는 방법이다.
제4도 및 제5도는, 대표적인 필름캐리어칩의 구조를 표시하고 있으며, 먼저, 제4도는, 반도체칩과 필름캐리어의 리이드패턴과의 접속을 본딩와이어로 행하는 본딩와이어식의 필름캐리어칩을 표시하고 있다. 폴리이미드수지등으로 이루어진 필름(10)에는, Cu 등의 도체금속층으로 이루어진 리이드패턴(20)이 소정이 패턴형상으로 형성되어 있다. 반도체칩(30)은, 필름(10)에 땜납드으로 탑재고정된 후, 각 전극과 리이드패턴(20)이 본딩와이어(40)에 의해 전기적으로 접속되어 있다. 반도체칩(30)의 주변은 봉하여 막는 수지(50)으로 덮혀져 있다.
다음에, 제5도는, 반도체칩과 필름캐리어의 리이드패턴과의 접속을 범프로 행하는 범프식의 필름캐리어 칩을 표시하고 있다. 상기 제4도의 구조와의 상이점은, 리이드패턴(20)이 반도체칩(30)의 하면은 각 전극 위치까지 연장되어 있으며, 연장된 리이드패턴(20)상에, Au나 땜납으로 이루어진 범프(70)을 개재해서, 리이드패턴(20)과 각 전극을 전기적으로 접속하는 동시에, 반도체칩(30) 자체를 필름(10)에 고정하고 있다.
양자를 비교하면, 와이어본딩식의 경우는, 반도체칩(30)의 개개의 전극과 리이드패턴(20)을 본딩와이어(40)로 일일이 접속하는 품이 들게 되는 동시에, 와이어본딩작업을 행하는데는 전극끼리의 간격을 충분히 잡을 필요가 있기 때문에, 전극간격 및 반도체칩(30) 전체의 평면치수가 커진다고 하는 문제가 있다. 또, 본딩와이어(40)이 반도체칩(30)의 표면에 돌출한 모양으로 되기 때문에, 이 본딩와이어(40)전체를 완전히 덮는데는 봉하여 막는 수지(50)의 외형도 크게 되고, 필름캐리어칩 전체의 부피치수가 커진다고 하는 결점이 있었다.
이에 대하여, 범프식의 경우는, 반도체칩(30)의 전극과 리이드패턴(20)의 사이에 범프(70)를 끼운 그대로, 일괄해서 가열 및 가압하므로서, 한번에 모든 접속이 행하여지고, 지극히 능률적이다. 또, 전극끼리의 간격이 좀더라도 접속가능하므로, 전극간격 즉 반도체칩(30)의 면적을 작게 할 수 있다. 범프(70)은 반도체 칩(30)의 이면에 숨어 있는 동시에, 약간의 두께밖에 없으므로, 두께방향으로도 얇게 된다. 그 결과 필름캐리어칩 전체의 치수를 작게 할 수 있다.
이상과 같은 이유로, 범프식쪽이 와이어본딩식보다도 뛰어나고 있는 것으로 해서, 널리 이용되고 있다.
그러나, 범프식의 필름캐리어칩은, 반도체칩(30)의 전극배치에 대한 융통성이 없다고 하는 결점이 있었다.
즉, 필름캐리어칩의 리이드패턴(20)중, 배선기판등의 외부회로에의 접속을 행하는 아우터리이드부(21)에 대해서는, 일정한 규격치수에 맞추어 두면, 여러가지의 실장형태 그대로 이용할 수 있다. 그러나, 반도체칩(30)의 전극배치는, 개개의 반도체칩(30)에 의해서 전적을 상이하므로 리이드패턴(20)의 이너리드부(22)에 대해서는, 반도체칩(30)의 전극배치 즉 범프(70)의 배치에 맞추어서 형성하여 두지 않으면 안된다.
그 때문에, 일정패턴의 이너리이드부(22)를 가진 리이드패턴(20)을 구비한 필름(10), 즉 필름캐리어에서는, 전극배치가 다른 반도체칩(30)의 탑재용에는 이용할 수 없고, 반도체칩(30)의 전극배치가 바뀔때마다, 형성패턴이 다른 리이드패턴(20)을 구비한 필름캐리어를 제조하지 않으면 안된다. 그리고, 리이드패턴(20)의 형성패턴이 변경되면, 각각의 패턴마다. 에칭용의 마스크나 틀을 준비하지 않으면 안되고, 장치코스트가 증대하는 동시에, 패턴이 변경될때마다, 장치의 절차를 변경하지 않으면 안되고, 작업시간도 걸린다고 하는 문제가 있었다.
특히, 최근에는, 반도체칩의 전극수가 점점 증가하는 동시에, 다품종 소량생산화가 진행하고 있으며, 품종변경때마다, 에칭용 마스크를 제조하는 등의 장시간의 리이드타임을 설정하거나, 원가가 증대하는 것은 지극히 큰 문제이었다.
그래서, 본 발명의 과제는, 반도체칩의 소형화나 탑재작업의 능률화등에 호적한 범프식의 필름캐리어칩을 제조하기 위한 필름캐리어에 있어서, 반도체칩의 전극매치의 변경에 용이하게 대응할 수 있는 필름캐리어를 제조하기 위한 필름재를 제공하는데 있다. 또, 상기 필름재를 사용하는 필름캐리어의 제조방법은 제공하는데 있다.
상기 과제를 해결하는 본 발명중, 청구 제1항 기재의 필름캐리어 제조용의 필름재는, 필름상에 형성된 리이드패턴의 이너리이드부에 상기 필름상에 탑재되는 반도체칩의 각 전극이 범프를 개재하여 접속되어서 이루어지는 필름캐리어를 제조하기 위한 필름재로서, 상기 필름상의 도체금속층으로부터 패턴형성에 의해서 형성되는 리이드패턴중, 탑재하는 반도체칩의 전극배치에 의해서 패턴이 변경되지 않는 아우터리이드부는 미리 패턴형성되어 있으나, 탑재하는 반도체칩의 전극배치에 의해서 패턴이 변경되는 이너리이드부는 패턴 형성되지 않고 도체금속층 그대로 남겨져 있다.
청구 제2항 기재의 필름캐리어의 제조방법은, 필름상에 탑재하는 반도체칩의 각 전극은, 상기 필름상에 형성된 리이드패턴의 이너리이드부에 범프를 기재해서 접속하는 필름캐리어의 제조방법으로서, 필름상의 도체금속층으로부터 패턴형성에 의해서 형성되는 리이드패턴중, 탑재하는 반도체칩의 전극배치에 의해서 패턴이 변경되지 않는 아우터리이드부는 미리 패턴형성되어 있으나, 탑재하는 반도체칩의 전극배치에 의해서 패턴이 변경되는 이너리이드부는 패턴형성되지 않고 도체금속층 그대로 남겨져 있는 필름캐리어 제조용의 필름재를 사용하여, 이 필름재에 대해서, 탑재하는 반도체칩의 전극배치에 맞추어서, 레이저가공에 의해 이너리이드부의 패턴형성을 행한다.
필름캐리어용 필름재는, 폴리이미드수지등으로 이루어진 필름테이프의 표면에, Cu 등의 도체금속층을 형성한 후, 소정의 패턴형상으로 에칭해서, 리이드패턴을 형성한 것이며, 이와 같은 기본적인 구조에 대해서는, 종래의 통상의 필름캐리어와 마찬가지의 것으로 실시할 수 있다.
본 발명에서는, 리이드패턴의 형성패턴중, 외부회로와의 접속용으로 되는 아우터리이드부에 대해서는, 종래와 마찬가지로, 소정의 패턴형성이 행하여지나, 반도체칩의 전극과 접속되는 이너리이드부에 대해서는, 패턴형성을 행하지 않고, 도체금속층으로 덮혀진 그대로 하여 둔다. 여기서 이너리이드부란, 반도체칩의 전극 배치에 맞추어서, 그 패턴을 변경할 필요가 있는 부분인 것을 뜻하고 있으며, 리이드패턴의 안쪽부분에 있어서도, 반도체칩의 전극배치에 의해 패턴형성을 변경할 필요가 없는 곳에 대해서는 상기 아우터리이드부와 마찬가지로 패턴형성하여 둔다. 이와 같은 구성의 리이드패턴을 구비한 필름재를 미리 제조하여 둔다.
다음에, 탑재할려고 하는 개개의 반도체칩의 전극배치에 맞추어서, 이너리이드부의 패턴형성을 행한다. 이너리이드부의 패턴형성은, 레이저가공에 의해 행한다. 레이저가공의 가공패턴은, 미리 반도체칩의 전극배치에 맞추어서 설정된 프로그램에 의해서 제어하면 된다. 구체적인 레이저가공장치나 가공조건은, 통상의 반도체제조나 배선회로 제조에 있어서의 레이저가공과 마찬가지면 된다.
이너리드부의 패턴형성이 종료한 필름캐리어는, 통상의 반도체칩 탑재방법과 마찬가지로, 각 전극마다의 범프형성공정이나, 범프를 개재한 리이드패턴과 반도체칩의 전극과의 접속공정, 수지에 의한 봉하여 막는 공정, 개개의 필름캐리어칩에의 펀칭분리공정등이 행하여져서, 목적으로 하는 필름캐리어칩이 제조된다.
필름캐리어에 대한 리이드패턴의 패턴형성을, 반도체칩의 전극배치에 의해 변경되는 일이 없는 아우터리이드부와, 전극배치마다 변경되는 이너리이드부로 구분하고, 미리 제조되는 필름캐리어용 필름재에는, 아우터리이드부의 패턴형성만을 행하여두므로, 필름재의 제조는, 반도체칩의 전극배치에 관계없이, 대량으로 능률적으로 생산할 수 있다. 그리고, 전극배치가 다른 반도체칩마다. 이너리드부의 패턴형성함을 가공패턴이 용이하게 변경할 수 있는 레이저가공에 의해 가공하므로, 반도체칩의 전극배치의 변경에 매우 간단하게 대응할 수 있다.
바꿔 말하면, 형성패턴의 변경이 없는 아우터리이드부는, 에칭법등, 통상의 가공수단에 의해 능률적 또는 경제적으로 패턴형성을 행하여 두고, 형성패턴의 변경이 있는 이너리이드부만을, 가공패턴을 장뉴로히 변경할 수 있는 레이저 가공에 의해 행하고 있으므로, 필름캐리어의 생산성을 저하시키는 일없이, 반도체칩의 전극배치변경에 용이하게 대응할 수 있게 되고, 지극히 융통성이 높은 방법이 된다.
이어서, 본 발명을 실시예를 표시한 도면을 참조하면서, 이하에 상세히 설명한다. 또한, 상기한 종래예의 구조와 공통되는 구조부분에는, 동일부호를 붙이는 동시에 중복되는 설명은 생략한다.
제1도는 필름캐리어 제조용의 필름재인 필름테이프(10a)를 표시하고 있으며, 장척형상의 필름테이프(10a)에는, 폭방향의 양단부에 일정간격으로 스프로킷구멍(11),(11) 관통형성되어 있다.
필름테이프(10a)의 표면중앙에는, 반도체칩 탑재용의 리이드패턴(20)이 형성되어 있다. 리이드패턴(20)은, 필름테이프(10a)의 표면 전체에 Cu 등의 도체금속층을 형성한 후, 에칭으로 소정의 패턴에 제거가공한 것이다. 리이드패턴(20)은, 사방을 향하여 뻗는 빗살형상의 아우터리이드부(21)과, 아우터리이드부(21)의 중앙에 위치한 정사각형상의 이너리이드형상부(23)으로 이루어진다. 아우터리이드부(21)의 구조는, 종래의 통상의 필름캐리어의 경우와 마찬가지이다. 이너리이드형성부(23)은 종래와 같이, 개개의 전극마다 패턴형성되어 있지 않고, 전체가 일체적으로 연속된 모양으로 형성되어 있다. 즉, 반도체칩(30)의 전극배치가 변경된 경우에, 개개의 이너리이드부가 배치되는 가능성이 있는 곳 전체를 덮어서 이너리이드형성부(23)이 형성되어 있다. 이너리이드형성부(23)의 중앙에는, 자은 정사각형상의 공간부(24)가 형성되어 있다. 이것은 통상의 반도체칩(30)에서는, 평면형의 주변부분에 전극이 설정되고, 중앙부분에 전극이 설정되는 일은 적으므로, 이너리이드부도 중앙부분가지 형성되는 일은 없다. 그래서, 미리 중앙부분에 공간부(24)를 형성하여 두면, 뒤에 설명하는 이너리이드부 가공의 수고를 줄일 수 있는 것이다.
필름테이프(10a)는, 이와 같은 상태로 제조되어, 수송보관 혹은 판매에 공급된다.
제2도는, 필름테이프(10a)등의 필름재에 반도체칩(30)을 탑재하는 공정을 모식적으로 표시하고 있으며, 먼저, 제2(a)도에 표시한 바와 같이, 필름(10)의 표면에, 도체금속층으로 이루어진 리이드패턴(20)이 형성된다. 이 상태가, 상기 제1도의 상태이다.
다음에, 탑재할려고 하는 반도체칩(30)의 전극배치에 맞추어서, 리이드패턴(20)의 이너리이드형성부(23)을 패턴형성한다. 제2(b)도에 표시한 바와 같이, 리이드패턴(20)의 위로부터 래이저광선 R을 조사해서 이너리이드형성부(23)의 도체금속층을 제거한다. 레이저광선 R의 조사패턴을 제어하므로서, 소망의 패턴형상을 구비한 이너리이드부(22)를 형성할 수 있다. 제3도는, 이와 같이 해서 형성된 이너리이드부(22)의 구조를 표시하고 있으며, 비교적 넓은 일정간격을 두고 배치된 각 아우터리이드부(21)에 이어서, 각각 가느다란 쐐기형상의 이너리이드부(22)가 형성되고, 이너리이드부(22)의 선단부가, 반도체칩(30)하면의 각 전극위치에 배치되도록 되어 있다. 이상과 같이 해서 리이드패턴(20)의 전체가 패턴형성된 필름캐리어를 제조할 수 있게 된다.
제2(c)도는, 필름캐리어에 반도체칩(30)을 탑재한 상태를 표시하고 있으며, 이너리이드부(22)위에, 범프(70)을 개재해서 반도체칩(30)을 얹고, 가압 및 가열하므로서, 반도체칩(30)의 각 전극과 이너리이드부(22)를 접속고정시키고 있다. 구체적인 범프접속의 수단이나 공정은, 종래의 통상의 범프식 필름캐리어칩의 제조방법과 마찬가지로 실시된다.
이후, 반도체칩(30)의 탑재부분을 수지로 봉하여 막거나, 리이드패턴(20)의 외주부분에서 필름테이프(10a)의 주변부분과 펀칭분리하거나, 리이드패턴(20) 중, 아우터리이드부(21)을 외부회로와 접속하기 쉽도록 꺾어 구부리거나 하는 것도, 종래의 통상의 필름태리어칩의 제조방법과 마찬가지로 행하여진다.
이상 설명한, 본 발명에 관한 필름캐리어 제조용의 필름재 및 필름캐리어의 제조방법에 의하면, 필름캐리어의 소재가 되는 필름재에는, 반도체칩의 전극배치가 바뀔때마다 변경할 필요가 있는 범프접속용의 이너리이드부를 형성하지 않고, 전체가 도체금속층으로 덮여진 그대로의 상태로 하여 두기 때문에, 전극배치가 다른 다양한 반도체칩에 대해서, 이너리이드부의 패턴형성을 제외한 제조공정을 모두 공통화할 수 있다. 따라서 에칭용 마스크나 틀등의 제조장치도 1종류로 되고, 반도체칩의 전극배치가 변경될때마다 에칭용 마스크 등을 바꿔 만드는 시간 및 수고를 덜게 되고, 코스트적으로도 대폭적으로 삭감되게 되어, 생산성의 향상 및 생산코스트의 저감에 지극히 큰 효과가 있다.
이너리이드부의 패턴형성은, 반도체칩의 전극배치에 맞추어서 레이저 가공으로 행하고, 이 레이저가공에서는, NC 제어프로그램등으로 자유로운 가공패턴을 얻을 수 있으므로, 임의의 전극배치를 가진 반도체칩에 대해서 그 전극배치에 대응하도록 가공프로그램을 변경하는 것만으로 용이 또한 신속하게 대응할 수 있으며, 매우 융통성이 높은 제조방법이 된다. 또한 레이저가공이 필요한 것은, 이너리이드부만의 좁은 범위이기 때문에, 전체의 가공시간이 증가되거나 품이 드는 일 없이, 전체의 생산성이나 경제성이 손상되는 걱정은 없다.
따라서, 전극배치의 고밀도화나 반도체칩의 소형화등에 호적한 범프식의 필름캐리어이면서, 반도체칩의 전극배치에 관해서는, 와이어본딩식과 동등하거나 그이상의 융통성을 구비한 필름캐리어를 제조하는 것이 가능하게 되고 필름캐리어칩의 수요증대 및 용도의 확대에도 크게 공헌할 수 있는 것이 된다.

Claims (2)

  1. 필름상에 형성된 리이드패턴의 이너리이드부에, 상기 필름상에 탑재되는 반도체칩의 각 전극이 범프를 개재해서 접속되어서 이루어지는 필름캐리어를 제조하기 위한 필름재로서, 상기 필름상의 도체금속층으로부터 패턴형성에 의해서 형성되는 리이드패턴중, 탑재하는 반도체칩의 전극배치에 의해서 패턴이 변경되지 않는 아우터리이드부는 미리 패턴형성되어 있으나, 탑재하는 반도체칩의 전극배치에 의해서 패턴이 변경되는 이너리이드부는 패턴형성되지 않고 도체금속층 그대로 남겨져 있는 필름캐리어 제조용의 필름재.
  2. 필름상에 탑재하는 반도체칩의 각 전극을, 상기 필름상에 형성된 리이드패턴의 이너리이드부에 범프를 개재해서 접속하는 필름캐리어의 제조방법으로서, 필름상의 도체금속층으로부터 패턴형성에 의해서 형성되는 리이드패턴중, 탑재하는 반도체칩의 전극배치에 의해서 패턴이 변경되지 않는 아우터리이드부는 미리 패턴형성되어 있으나, 탑재하는 반도체칩의 전극배치에 의해서 패턴이 변경되는 이너리이드부는 패턴형성되지 않고 도체금속층 그대로 남겨져 있는 필름캐리어 제조용의 필름재를 사용하여, 이 필름재에 대하여, 탑재하는 반도체칩이 전극배치에 맞추어서, 레이저가공으로 이너리이드부의 패턴형성을 행하는 것을 특징으로 하는 필름캐리어의 제조방법.
KR1019900015385A 1989-10-03 1990-09-27 필름캐리어 제조용의 필름재 및 필름캐리어의 제조방법 KR930004256B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP259201 1989-10-03
JP1259201A JPH088279B2 (ja) 1989-10-03 1989-10-03 フィルムキャリア製造用のフィルム材およびフィルムキャリアの製造方法
JP1-259201 1989-10-03

Publications (2)

Publication Number Publication Date
KR910008823A KR910008823A (ko) 1991-05-31
KR930004256B1 true KR930004256B1 (ko) 1993-05-22

Family

ID=17330790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900015385A KR930004256B1 (ko) 1989-10-03 1990-09-27 필름캐리어 제조용의 필름재 및 필름캐리어의 제조방법

Country Status (3)

Country Link
US (1) US5118556A (ko)
JP (1) JPH088279B2 (ko)
KR (1) KR930004256B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270090A (en) * 1987-04-03 1993-12-14 Daikin Industries Ltd. Semiconductor device coated with a fluorena-containing polyiimide and a process of preparing
JPH0536756A (ja) * 1991-07-30 1993-02-12 Mitsubishi Electric Corp 半導体装置用テープキヤリア及びその製造方法
US5431987A (en) * 1992-11-04 1995-07-11 Susumu Okamura Noise filter
US5622770A (en) * 1994-12-22 1997-04-22 Square D Company Printed circuit board design utilizing flexible interconnects for programmable logic components
JP3387726B2 (ja) * 1996-04-10 2003-03-17 松下電器産業株式会社 部品実装用基板とその製造方法およびモジュールの製造方法
KR100568225B1 (ko) * 2003-11-06 2006-04-07 삼성전자주식회사 리드 프레임 및 이를 적용한 반도체 패키지 제조방법
CN111787706A (zh) * 2020-07-16 2020-10-16 田秋国 一种无基材电路板的加工方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380042A (en) * 1981-02-23 1983-04-12 Angelucci Sr Thomas L Printed circuit lead carrier tape
JPS5941845A (ja) * 1982-08-31 1984-03-08 Fuji Kiko Denshi Kk ２層式集積回路用キヤリアテ−プ、その製造方法
JPS641295A (en) * 1987-06-23 1989-01-05 Mitsubishi Electric Corp Device for manufacturing semiconductor

Also Published As

Publication number Publication date
KR910008823A (ko) 1991-05-31
JPH088279B2 (ja) 1996-01-29
JPH03120747A (ja) 1991-05-22
US5118556A (en) 1992-06-02

Similar Documents

Publication Publication Date Title
US5768776A (en) Method for forming a controlled impedance flex circuit
JPH08293529A (ja) 半導体装置およびその製造方法およびそれを用いた電子装置
US20070096271A1 (en) Substrate frame
KR930004256B1 (ko) 필름캐리어 제조용의 필름재 및 필름캐리어의 제조방법
US7065869B2 (en) Method for plating of printed circuit board strip
JP3093960B2 (ja) 半導体回路素子搭載基板フレームの製造方法
JP4023971B2 (ja) チップ型半導体装置
US5311056A (en) Semiconductor device having a bi-level leadframe
US5408127A (en) Method of and arrangement for preventing bonding wire shorts with certain integrated circuit components
US5270570A (en) Lead frame for a multiplicity of terminals
US4563811A (en) Method of making a dual-in-line package
US5466967A (en) Lead frame for a multiplicity of terminals
EP0993042A2 (en) Manufacturing a semiconductor device using a film substrate
US4826068A (en) Outer lead bonding device utilizing tape carriers
CA2000338A1 (en) Lead frame for a multiplicity of terminals
JPH10270623A (ja) ボールグリッドアレイ用リードフレームおよびこれを用いた半導体装置、並びにその製造方法
US6319418B1 (en) Zig-zagged plating bus lines
KR940006085B1 (ko) 필름캐리어제조용 필름재
JP3263863B2 (ja) ハイブリッドｉｃ用基板とこれを用いたハイブリッドｉｃの製造方法
US20240258120A1 (en) Laser-cut lead frame for integrated circuit (ic) packages
JPH039543A (ja) テープキャリアの製造方法
JPS63164226A (ja) テ−プキヤリア素子の製造方法
JPS59152656A (ja) 半導体装置
JPH0385753A (ja) リードフレーム及びその製造方法
JP2001121490A (ja) 表面実装部品用プリント配線板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020515

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee