KR930003006B1 - Z80 계열 cpu와 모뎀 칩 인터페이스의 타이밍회로 - Google Patents

Abstract

내용 없음.

Description

Z80 계열 CPU와 모뎀 칩 인터페이스의 타이밍회로

제 1 도는 본 발명의 구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : Z80 CPU의 신호 및 I/O 어드레스 디코더 2 : 모뎀 칩

3, 4, 5, 6 : OR게이트 7, 9 : D플립플롭

8 : NOT게이트 10 : 쿼드(Quad)삼상버퍼

11 : 옥탈(Ocatl)삼상버퍼

본 발명은 어드레스와 데이터 버스를 분리 사용하는 Z80 계열 CPU와 혼용하고 있는 INTEL 계열용 모뎀 칩간의 인터페이스 타이밍 회로에 관한 것이다.

어드레스 버와 데이터 버스를 분리 사용하는 Z80 계열 CPU에서 어드레스 버르와 데이터 버스를 멀티플렉스 하여 사용하고 있는 모뎀 칩간의 인터페이스를 적절히 구현하여 정확한 타이밍의 읽기(READ), 쓰기(WRITE)를 실현하여야 한다. 상기의 모적을 달성하기 위해서 데이터와 어드레를 멀티플렉스하고 읽기와 쓰기 신호 등을 직접 사용하는 종래의 방법을 더욱 개선하는 것이 바람직하다. 왜냐하면 종래의 Z80의/IORA 신호를 모뎀 칩의 ALE 신호에 그대로 사용함으로써 비교적 높은 클럭을 사용하는 Z80A 또는 Z80B CPU와 인터페이스에서는 정확한 읽기 쓰기를 보장받지 못할 뿐만 아니라 모뎀 칩 이외의 I/O 장치를 추가하여 사용할 경우 치명적인 타이밍 에러를 유발할 수 있다.

이와같은 문제를 근본적으로 해결하기 위한 것이 본 발명의 목적이며 읽기와 쓰기 신호를 Z80 CPU의/IORQ 신호를 반 클럭 지연하고 또한 종래에는 없었던 모뎀 인에이블(MODEM EN)신호를 추출하여서 모직을 완전히 보완하였다.

이하 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제 1 도는 본 발명의 구성도로서, (1)은 CPU 각종 신호 및 어드레스 디코더 신호를 (2)는 모뎀 칩의 고유 신호를, (3), (4), (5), (6)은 OR게이트를, (7), (9)는 D-플립플롭을, (8)은 NOT게이트를, (10)은 쿼드 삼상 버퍼를, 그리고 (11)은 옥탈 삼상 버퍼를 각각 나타낸다.

Z80 CPU로부터 모뎀 칩으로 데이터를 쓰기(WRITE)하는 과정을 설명한다. 모뎀 칩(2)에서 AD0-AD3은 데이터와 어드레스가 멀티플렉스 되어 있다. 모뎀 칩에로의 데이터 쓰기는 유효 어드레스가 들어올때 하강지점의 ALE 신호로 이 어드레스를 LATCH하여 쓰기신호가 HIGH로 갈때 데이터를 받아들인다. OR게이트(3)는 Z80 CPU의 I/O장치들 중에서 모뎀 칩이 선택되었을 경우 쓰기의 기능을 제어한다. Z80 CPU가 모뎀의 I/O를 선택한 동안에는 데이터와 어드레스 신호를 계속해서 유지해준다. 이 신호들이 모뎀 칩에 적절한 타이밍으로 받아들여지기 위해서 다음과 같이 신호들을 제어한다. 어드레스 디코더(1)에서 /IPRQ는 /MODE CS와 동작시간이 같다. D플립플롭(7)의 Q는 /IORQ를 Z80 CPU의 시스템 클럭으로 한 클럭을 지연시킨다. 이로인해 OR게이트(5)는 OR게이트(3)의 출력으로부터 한 클럭 지연된 신호로 출력된다. 이때문에 옥탁삼상버퍼(11)는 1G는/IORQ의 한 클럭후에 데이터 D0-D3을 도통시켜 준다.

D플립플롭(7)의 /Q는 상기한 내용의 반대의 동작을 한다. 즉, /IORQ의 한 클럭 동안만 옥탈삼상버퍼(11)의 2G를 도통시킨다. 옥탈삼상버퍼(11)의 2G는 디코더(1)의 어드레스 A0-A3의 흐름을 제어하는데 사용되며, 도통된 경우 모뎀 칩(2)의 AD0-AD3의 신호에 어드레스 A0-A3을 공급한다. 상기의 동작에 의해서 모뎀 칩(2)의 신호중 AD0-AD3에 Z80 CPU의 한 클럭 동안은 어드레스 그리고 나머지 구간은 D0-D3이 실린다. 이때 모뎀 칩이 어드레스 A0-A3을 래치하기 위하여 ALE를 주어야 하는데 D플립플롭(9)이 이역함을 해준다. 즉, Z80 CPU의 클럭은 NOT게이트(8)을 통하여 D플립플롭(9)의 CLK에 그리고 /IORQ가 D플립플롭(9)의 D에 각각 주어지면, Q의 출력은 /IORQ 신호의 반 클럭 지연된 신호가 발생하며 실제로 어드레스 A0-A3이 한 클럭 동안만 모뎀 칩의 AD0-AD3에 공급됨으로 어드레스 공급구간중 중간지점에서 하강현상이 발생한다. 이를 모뎀 칩신호의 ALE로 사용하면, 모뎀 칩은 어드레스 AD0-AD3을 래치한다. 모뎀 칩이 어드레스 AD0-AD3을 래치함으로써 모뎀 칩 내부의 I/O장치가 선정되고, /IORQ의 한 클럭이 지난후 (5)의 신호가 하이가 되어 어드레스 A0-A3을 막고, OR게이트(5)의 출력에 의해 데이터 D0-D3이 도통되어 옥탈삼상버퍼(11)의 출력으로 모뎀 칩(2)의 신호 AD0-AD3으로 제공한다. 데이터 D4-D7의 신호는 모뎀 칩이 Z80 CPU에 의해 선택된 동안은 계속해서 제공한다. Z80 CPU의 /WR이 하이로 되면 그 영향으로 OR게이트(3)의 출력이 하이가 되며, /MODEM WR의 신호도 하이가 되면서 모뎀 칩은 데이터 AD0-AD3, D4-D7을 받아들인다.

Z80 CPU가 모뎀 칩으로부터 데이터를 읽는 과정을 설명한다. 모뎀 칩(2)의 AD0-AD3은 쓰기 과정과 동일한 타이밍을 갖는다. Z80 CPU의 I/O 장치로서 모뎀 칩이 선택되어지면, D플립플롭(7)의 /Q에 의해 옥탈삼상버퍼(11)의 2G는 /IORQ의 한 클럭동안 어드레스 A0-A3을 도통시켜주면 이것은 모뎀 칩(2)의 AD0-AD3에 제공된 시간의 가운데 지점에서 D플립플롭(9)의 Q에 의해 모뎀 칩(2)의 AD0-AD3에 제공된 시간의 가운데 지점에서 D플립플롭(9)의 Q에 의해 모뎀 칩(2)의 AD0-AD3에 제공된 시간의 가운데 지점에서 D플립플롭(9)의 Q에 의해 모뎀 칩(2)의 ALE로 어드레스 AD0-AD3을 래치하여 I/O장치가 선택된다. 그리고 /RD의 로우가 OR게이트(4, 6)거쳐 쿼드삼상버퍼(10)를 제어하며 D0-D3과 연결된다. 또한 이때부터 D4-D7에도 데이터가 제공된다. 이때 옥탁삼상버퍼(11)는 /WR가 하이이고, /IORQ가 한 클럭 지났기 때문에 D0-D3, A0-A3을 도통시켜주지 않는다. OR게이트(6)의 출력으로 /MODEM RD가 제공되므로 모뎀 칩은 AD0-AD3, D4-D7에 데이터 제공하게 되고 이때 D4-D7은 직접 디코더(1)의 신호 D0-D7에 제공된다. Z80 CPU의 /RD가 하이가 되면, Z80 CPU는 D0-D7을 받아들이고, OR게이트(4, 6)를 거쳐 모뎀 칩(2)의 /MODEM RD로 모뎀 칩에 전달되므로, 더이상의 AD0-AD3, D4-D7을 제공하지 않고, 또 쿼드삼상버퍼(10)도 데이터 신호들을 더이상 도통시키지 않기 때문에 Z80 CPU가 다음의 다른 동작을 가능하게 한다. 이때 디코더(1)에서 M1의 동작은 Z80 CPU의 명령(INSTRUCTION)의 시작을 나타낸다. Z80 CPU가 I/O장치를 읽고 쓰기 위해 명령을 취하는(FETCH)동안 로우의 출력을 제공하며, /M1신호가 하이가 된후 명령을 실행한다. D플립플롭(7)의 PR에 /M1신호가 제공되므로, 이것은 모뎀 칩으로의 데이터 쓰기/읽기 과정중 Z80 CPU의 실행 사이클이 시작될때 D플립플롭(7)이 초기화 상태로 Q는 하이 /Q는 로우로 만든다.

본 발명의 상기와 같이 구성되어 어드레스와 데이터를 분리 사용하고 있는 Z80 계열의 CPU와 혼용하고 있는 INTEL 계열을 모뎀 칩간의 정확한 인터페이스 타이밍을 효율적으로 실현하였다.

Claims (1)

1. Z80 CPU의 신호 및 I/O(입력/출력) 어드레스를 디코딩하기 위한 디코더(1), 상기 디코더(1)에 연결된 제1, 제 2 OR게이트(3, 4)와 제 1 D플립플롭(7), 상기 디코더(1)에 연결되어 데이터 및 반전된 클럭을 수신하는 제 2 D플립플롭(9), 상기 제 1 OR게이트(3)와 상기 제 1 D플립플롭(7)의 출력단자(Q)에 연결된 제 3 OR게이트(5), 상기 제 1 D플립플롭(9)의 반전출력단자(/Q)와 상기 제 2 OR게이트(4)에 연결된 제 4 OR게이트(6), 상기 디코더(1)에 연결된 옥탈삼상버퍼(11)와 쿼드삼상버퍼(10), 및 상기 디코더(1)와 상기 옥탈삼상버터(11)와 상기 쿼드삼상버퍼(10)와 상기 제 2 D플립플롭(9)과 상기 제 4 OR게이트(6)에 연결된 모뎀 칩회로(2)로 구성된 것을 특징으로 하는 타이밍 회로.

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