KR920004728B1 - 스텝콘트롤명령의 고속처리 시스템 - Google Patents

Abstract

내용 없음.

Description

스텝콘트롤명령의 고속처리 시스템

제 1 도는 종래의 스텝콘트롤명령처리 블록도.

제 2 도는 제 1 도의 신호흐름도.

제 3 도는 본 발명의 접속관계를 보이기 위한 스텝콘트롤명령처리 시스템의 전체구성도.

제 4 도는 제 3 도의 스텝제어부(20)에 대한 상세블록도.

* 도면의 주요부분에 대한 부호의 설명

1 : 중앙처리장치 2 : 롬

3, 3a : 램 4 : 전원부

5 : 디코더 20 : 스텝제어부

21a, 21b : 래치 22 : 카운터

23 : 버퍼 24 :

판단기

25 : 비교기 OR1 : 오아게이트

본 발명은 스텝콘트롤명령의 고속처리에 관한 것으로, 특히 스텝콘트롤명령을 하드웨어로 처리하여 명령어의 수행시간을 고속화함으로써 고속화의 PLC(Programmable Logic Controller)에 적당하도록 한 스텝콘트롤명령의 고속처리 시스템에 관한 것이다.

제 1 도는 종래의 스텝콘트롤명령 처리블록도로서 이에 도시한 바와 같이, 일반마이크로프로세서를 내장하고 있는 PLC와 마찬가지로 프로그램을 진행시키는 중앙처리장치(1)와, 시스템전체의 오퍼레이팅 소프트웨어가 내장된 롬(2)과, 사용자(user)의 프로그램이 내장되어 있는 램(3)과, 시스템 각부에 전원을 공급하는 전원부(4)와, 각각의 번지를 지정하는 디코더(5)로 구성되었다.

이와 같이 구성된 종래의 시스템을 제 2 도의 신호흐름도를 참조하여 설명하면, 중앙처리장치(1)가 램(3)에 내장되어 있는 사용자 프로그램중에서 스텝콘트롤제어명령을 입력하게 되면 수행처리루틴으로 점프하게 되는데, 이때 입력조건의 상태를 파악하여 거짓인 경우에는 그냥 완료시키고, 참인 경우에는 변경하려는 스텝이 "

"(클리어조건과 동일)일 때 바로 스텝콘트롤의 내용을 변경시키며, 만약 "

"가 아니면 이전 스텝의 내용인가를 판단하여 이전스텝이 아니면 처리를 하지 않고 진행을 완료시키며, 이전스텝이면 스텝콘트롤 내용을 변경시킨다.

그러나, 이와 같은 종래의 시스텝에 있어서는 모든 스텝콘트롤 동작이 중앙처리장치에 의해 처리되므로 한 명령어가 처리되는데 20∼50μsec이상의 시간이 요구되어 고기능, 고속화되어가는 PLC로서는 고속처리응용에 불가능하게 되는 문제점이 있었다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 PLC의 스텝콘트롤명령 수행시간을 최대한으로 향상시킬 수 있는 하드웨어를 창안한 것으로 이를 첨부한 도면에 의하여 상세히 설명한다.

제 3 도는 본 발명의 집속관계를 보이기 위한 스텝콘트롤명령처리 시스텝의 전체구성도로서 이에 도시한 바와 같이, 전체시스템을 제어하여 프로그램을 진행시키는 중앙처리장치(1)에 어드레스버스(16) 및 데이터버스(8)를 통해 롬(2), 랩(3), 디코더(5)가 접속되어 구성된 스텝콘트롤명령의 처리시스템에 있어서, 상기 램(3)에 데이터버스(8)를 통해 본 발명의 고속처리시스템인 스텝제어부(20)를 접속하여 구성한 것이다.

또한, 제 4 도는 상기 제 3 도의 스텝제어부(20)에 대한 상세블록도로서 이에 도시한 바와 같이, 상기 램(3)에 데이터버스(8)를 통해 래치(21a), (21b)를 접속한 후, 그 래치(21a)의 출력측을 버퍼(23)를 통해서는 램(3a)에 접속하고, 그 접속점을

판단기(24)를 통해서는 오아게이트(OR1)의 일측 입력단자에 접속함과 아울러 비교기(25)의 일측입력단자에 접속하며, 상기 래치(21b)의 출력측을 카운터(22)를 통해 상기 비교기(25)의 타측입력단자에 접속하여 이의 출력단자를 다시 상기 오아게이트(OR1)의 타측입력단자에 접속한 다음, 그 오아게이트(OR1)의 출력단자를 상기 버퍼(23)의 인에이블단자(EN)에 접속하여 구성한 것으로 이와 같이 구성된 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.

중앙처리장치(1)의 제어에 의해 사용자 프로그램이 진행되어 스텝콘트롤명령에 도달하면 먼저 외부의 클럭발생기(도면에 미표시)로부터 래치(21a)에 인가되는 클럭신호(CLK1)에 의해 변경시키려는 스텝지정값이 그 래치(21a)에 고정되고, 다음에 데이터메모리용 램(3)에 저장된 이전상태의 내용이 상기 클럭신호발생기로부터 래치(21b)에 인가되는 클럭신호(CLK2)에 의해 래치(21b)에 고정된다.

이어서 상기 클럭발생기로부터 카운터(22)에 인가되는 클럭신호(CLK3)에 의해 상기 래치(21b)에 고정된 이전 상태의 내용에 1이 더해져 비교기(25)의 타측입력단자에 인가된다.

이때, 우선

판단기(24)에 의해 변경하려는 값이

로 판명되면 그의 출력측에 리세트신호(S

)가 출력되고, 이는 오아게이트(OR1)를 통해 버퍼(23)의 인에이블단자(EN)에 인가되므로 그 버퍼(23)를 통하여 새로운 스텝의 내용이 램(3a)에 써넣어지게 된다.

한편, 상기 비교기(25)는 래치(21a)에 고정된 변경시키려는 스텝지정값과 상기 카운터(22)로부터 인가되는 이전상태의 스텝에 1이 더해진 값을 비교하여 같을 때에는 그의 출력측에 동등신호(EQN)를 출력하고, 이는 상기 오아게이트(OR1)를 통해 상기 버퍼(23)를 인에이블시키므로 새로운 스텝의 내용이 램(3a)에 써넣어지게 된다.

이상에서 상세히 설명한 바와 같이 본 발명은 스텝콘트롤 동작을 하드웨어로 처리함으로써 명령어 처리시간을 최소로 할 수 있는 이점이 있다.

Claims (1)

1. 중앙처리장치(1)에 어드레스버스(16) 및 데이터버스(8)를 통해 롬(2) 및 램(3), 디코더(5)가 접속되어 구성된 스텝콘트롤명령의 처리시스템에 있어서, 상기 램(3)에 데이터버스(8)를 통해 래치(21a),(21b)를 접속한 후, 상기 래치(21a)를 버퍼(23)를 통해서는 램(3a)에 접속하고,

   

   

   판단기(24)를 통해서는 오아게이트(OR1)의 일측입력단자에 접속함과 아울러 비교기(25)의 일측입력단자에 접속하며, 상기 래치(21b)의 출력을 카운터(22)를 통해 비교기(25)의 타측입력단자에 접속하여 이의 출력측을 상기 오아게이트(OR1)의 타측입력단자에 접속한 다음, 그 오아게이트(OR1)의 출력단자를 상기 버퍼(23)의 인에이블단자(EN)에 접속하여 구성된 것을 특징으로 하는 스텝콘트롤명령의 고속처리 시스템.

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