KR900003615Y1 - Cpu 클록 및 대기신호 발생회로 - Google Patents

Cpu 클록 및 대기신호 발생회로 Download PDF

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KR900003615Y1
KR900003615Y1 KR2019870019260U KR870019260U KR900003615Y1 KR 900003615 Y1 KR900003615 Y1 KR 900003615Y1 KR 2019870019260 U KR2019870019260 U KR 2019870019260U KR 870019260 U KR870019260 U KR 870019260U KR 900003615 Y1 KR900003615 Y1 KR 900003615Y1
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삼성전자 주식회사
안시환
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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Abstract

내용 없음.

Description

CPU 클록 및 대기신호 발생회로
제1도는 본 고안의 회로도.
제2a도 내지 f도는 본 고안에서의 설명을 위한 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 대기신호 발생회로부 20 : CPU의 클록발생회로부
SEL : 클록선택신호단자 CP : 기본주파수단자
ALE : CPU의 어드레스 래치인에이블 단자
CE : 입/출력장치의 칩 인에이블 단자
CLK : CPU의 클록단자 RDY : 레이디 신호단자
FF1-FF4: D 플립플롭 N1, N2: 낸드게이트
NOR : 노어게이트 I1: 인버터
본 고안은 마이크로 프로세서를 이용하여 CPU의 클록 신호 및 대기(Wait)신호를 발생시킬 수 있도록 한 CPU 클록 및 대기신호 발생회로에 관한 것이다.
종래에는 제1도에 나타낸 바와 같이 단, 대기신호를 발생시킬 수 있도록 D 플립플롭(FF3)(FF4)만을 이용하여 입/출력장치를 제어하도록 되어있어, 각 마이크로 프로세서에 맞는 CPU의 클록을 발생시키지 못하는 문제점이 있었다.
그러나 본 고안에서는 이러한 문제점을 해결하기 위해 특히, 기본주파수(분주기)를 마이크로 프로세서의 종류에 따라 CPU의 클로에 맞는 신호를 발생시킬 수 있도록 하고, 또, 발생된 신호에 의해 대기신호를 발생시킬 수 있도록 하는 CPU 클록 및 대기신호 발생회로를 제공함에 그 목적이 있다.
이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.
클록선택신호단자(SEL)와 기본주파수단자(CP)에는 CPU의 클록발생회로부(20)의 내부에 구성된 낸드게이트(N1)의 타측(②) 입력단과 D 플립플롭(FF1)(FF2)(FF4)의 주파수단자(CP)를 각각 연결하고, 상기 D 플립플롭(FF1)의 입력데이터단자(D)와 D 플립플롭(FF2)의 출력단자(Q) 사이에는 낸드 게이트(N2)의 일측(③) 입력단을 연결하고 상기 D 플립플롭(FF1)의 출력단자(Q)에는 낸드 게이트(N1)의 일측(①) 입력단이 연결된 그의 출력단에는 낸드 게이트(N2)의 타측(④) 입력단을 연결하고, 상기 낸드 게이트(N2)의 출력단에는 D 플립플롭(FF2)의 입력데이xj단자(D)가 연결된 그의 출력단(Q)에는 인버터(I1)를 통해 CPU의 클록신호를 발생시킬 수 있도록 CPU의 클록단자(CLK)를 연결한다. 또한 상기 D 플립플롭(FF2)의 출력단은 대기신호 발생회로부(10)의 내부에 구성된 D 플립플롭(FF3)의 주파수단자(CP)에 연결하고 CPU의 어드레스 래치인에이블단자(ALE)와 입/출력장치의 칩인에이블단자(CE)에는 노어게이트(NOR)의 입력단자(⑥, ⑦)와 상기 노어게이트(NOR)의 입력단자(⑤)에는 D 플립플롭(FF4)의 출력단자(Q)를 각각 연결함과 더불어 상기 노어게이트(NOR)의 출력단에는 D 플립플롭(FF3)의 입력데이터단자(D)를 연결하고, 상기 D 플립플롭(FF4)의 입력 데이터단자(D)를 연결하고, 상기 D 플립플롭(FF4)의 출력단자(Q)에는 대기신호를 발생시킬 수 있도록 레이디 신호단자(RDY)를 연결하여 구성한 것이다.
이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.
우선, 클록선택신호단자(SEL)의 입력신호는 마이크로 프로세서의 종류에 따라 논리 1 또는 0으로 선택하게 되고, (여기서 D 플립플롭(FF1)(FF2)와 낸드게이트(N1)(N2)는 제2a도에서와 같은 기본주파수(CP)를 발생시켜주는 분주기임) 선택된 신호는 2 또는 3분 주기가 되어 제2b도에서와 같은 클록신호를 CPU의 클록단자(CLK)를 통해 발생된다. 다음에 CPU의 어드레스 래치 인에이블단자(ALE)의 신호(제2c도)와 입/출력장치의 칩 인에이블단자(CE)의 신호(제2d도)는 노어게이트(NOR)의 입력단자 (⑥, ⑦)에 또한, 노어게이트(NOR)의 입력단자(⑤)의 신호를 대기신호 발생회로부(10)의 내부에 구성된 D 플립플롭(FF4)의 출력단자 Q로 각각 입력된다. 이와 같이 노어게이트(NOR)에 입력된 신호는 상기 노어게이트(NOR)의 출력단을 통하여 D 플립플롭(FF3)의 입력데이터단자(D)에 또, D 플립플롭(FF2)의 출력단자를 통한 분주기의 클록신호는 상기 D 플립플롭(FF3)의 입력주파수단자 (CP)에 각각 입력되고, 입력된 신호는 상기 D 플립플롭(FF3)의 출력단자Q를 통해 제2e도에서와 같은 신호파형을 출력하게 된다. 이와 같이 출력된 신호와 기본주파수단자(CP)의 클록신호는 D 플립플롭(FF4)의 입력데이터단자(D)와 주파수단자(CP)에 각각 입력되어 상기 D 플립플롭(FF1)의 출력단자(Q)에서는 제2f도에서와 같은 레이디신호를 출력하게 되는 것이다.
이상에서와 같이 동작되는 본 고안은, 기존에는 D 플립플롭만을 이용하여 각 마이크로 프로세서에 맞는 CPU의 클fhr을 발생시키지 못하는 문제점이 있었으나, 본 고안에서는 기본주파수를 마이크로 프로세서의 종류에 따라 CPU의 클록에 맞는 신호를 발생시키도록 하였으며, 또 발생된 신호에 의해 대기신호를 발생시킬 수 있는 효과를 제공하여 주는 것이다.

Claims (1)

  1. 클록선택 신호단자(SEL)와 기본주파수단자(CP) 및 CPU의 클록단자(CLK) 사이에는 CPU의 클록신호를 발생시킬 수 있도록 D 플롭플립(FF1)(FF2)와 낸드게이트(N1)(N2)로된 CPU의 클록 발생회로부(20)를 연결하고, CPU의 어드레스 래치 인에이블단자(ALE)와 입/출력장치의 칩인에이블단자(CE) 및 레이디 신호단자(RDY) 사이에는 CPU의 클록신호와 대기신호를 발생시킬 수 있도록 노어케이트(NOR)와 D 플립플롭(FF3)(FF4)으로된 대기신호 발생회로부(10)를 연결하여 구성됨을 특징으로 하는 CPU 클록 및 대기신호 발생회로.
KR2019870019260U 1987-11-07 1987-11-07 Cpu 클록 및 대기신호 발생회로 KR900003615Y1 (ko)

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