KR19980067967A - 마이크로컴퓨터와 전용칩 사이의 데이터 통신 방법 및 장치 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야:

마이크로컴퓨터와 전용칩 사이의 데이터 통신 장치 및 방법에 관한 것이다.

나. 발명이 해결하려고 하는 기술적 과제:

마이크로컴퓨터와 전용칩 사이의 일반 입0f출력 포트를 이용한 데이터 통신에 있어서, 제한된 적은 수의 마이크로컴퓨터 포트수로 데이터 이동이 가능하고 마이크로컴퓨터에 따른 최적의 처리 속도를 얻고자 한다.

다. 그 발명의 해결방법의 요지:

마이크로컴퓨터와 전용칩 사이의 일반 입0f출력 포트를 이용한 데이터 통신 방법에 있어서, 마이크로컴퓨터의 클럭신호에 따라 전용칩 내부의 어드레스와 데이터 경로를 각각 다르게 형성시켜 줌으로써, 어드레스와 데이터를 같은 포트를 이용하여 전송할 수 있도록 하고자 한다.

라. 발명의 중요한 용도:

마이크로컴퓨터와 전용칩 사이의 데이터 통신 장치 및 시스템에서 사용할 수 있다.

Description

마이크로컴퓨터와 전용칩 사이의 데이터 통신 방법 및 장치

본 발명은 마이크로컴퓨터(Microcomputer: 이하 마이컴이라 칭함)와 전용칩(Application-Specific IC: 이하 ASIC이라 칭함) 사이의 데이터 통신에 관한 것으로, 특히 마이컴이 일반 입0f출력 포트를 사용하여 ASIC 내부의 레지스터(register)에 데이터를 쓰거나 읽을 때 적은 수의 마이컴 포트로 데이터를 전송시키고 마이컴에 따른 최적의 통신 속도를 얻도록 하기 위한 데이터 통신 방법에 관한 것이다.

일반적으로 ASIC이라 함은 어떤 필요로 하는 기능의 회로를 기본적인 게이트(gate)들로 구성된 IC들을 조합하여 만드는 것이 아니라 그 회로를 통째로 집적하여 하나의 IC로 만든 것을 말한다. 따라서 각 ASIC 내부는 필요로 하는 기능을 수행하기 위해 기본적으로 카운터(counter), 타이머(timer), 레지스터, 디코더(decoder)등으로 구성되어 있다. 마이컴은 이러한 ASIC들을 제어하고 데이터를 교환함으로서 필요한 작업을 수행한다.

종래에는 마이컴이 ASIC 내부의 레지스터에 데이터를 쓰거나 읽을 때 내장된 통신전용회로 및 포트를 이용하였다. 만약 통신전용회로가 없거나 이용이 불가능할 경우에는 일반 입0f출력 포트를 이용하였다. 이때 데이터 통신방법은 마이컴의 특성을 무시한 채 ASIC 위주의 타이밍(timing)에 맞추어 설계되었다.

도 1은 일반 입0f출력 포트를 이용한 종래 마이컴 10과 ASIC 20 사이의 데이터 통신에 필요한 신호 구성도이다. 도 1을 참조하여 마이컴과 ASIC 사이의 데이터 통신에 필요한 신호들을 보면, 인에이블신호(ENable siganl: EN)와, 클럭신호(ClocK siganl: CK)와, 방향제어신호(DIRect control signal: DIR) 및 어드레스 버스(ADDress Bus: ADD)와 데이터 버스(DaTa Bus: DT)가 필요하다, 또 상기 데이터 버스 DT의 경우에는 입력용과 출력용이 필요한 경우도 있다.

이하 도 1의 동작을 도 2와 도 3을 참조하여 살펴본다. 도 2는 쓰기모드시의 타이밍도이고, 도 3은 읽기 모드시의 타이밍도이다. 먼저 쓰기모드의 동작을 도 1 및 도 2를 참조하여 설명하면, 마이컴 10에 의해서 로우 액티브(low active) 신호인 인에이블신호 EN이 ASIC 20에 인가되어 ASIC 20을 인에이블시킨다. 이후 마이컴 10에서 ASIC 20 내부 레지스터의 어드레스 ADD와, 데이터 DT와 클럭신호 CK 및 쓰기모드시의 방향제어신호 DIR(논리 로우 상태)을 ASIC 20으로 인가한다. ASIC 20에서는 상기 클럭신호 CK의 하강에지(falling edge)시 상기 출력된 어드레스 ADD가 래치(latch)되어 해당 어드레스 ADD의 레지스터를 동작시키고, 상기 클럭신호 CK의 상승에지(rising edge)시 데이터 DT가 상기 동작된 레지스터에 저장된다.

다음으로, 도 1 및 도 3을 참조하여 읽기모드시의 동작을 설명하면, 마이컴 10은 인에이블신호 EN과, 클럭신호 CK와, ASIC 20 내부 레지스터 어드레스 ADD 및 읽기모드시의 방향제어신호 DIR을 ASIC 20으로 인가한다. ASIC 20에서는 상기 클럭신호 CK의 하강에지시 상기 어드레스 ADD가 래치되어 해당 어드레스 ADD의 레지스터를 작동시킨다. 그후 마이컴 10은 상기 레지스터에서 출력되는 데이터 DT를 읽기위해 방향제어신호 DIR을 논리 하이 상태로 출력하여 데이터 포트의 방향을 바꾸고 상기 클럭신호 CK의 상승에지시 상기 데이터 DT를 읽는다. 이후 로우액티브 신호인 인에이블신호 EN을 논리 하이 상태로 출력하여 통신을 종료한다.

그러나 상술한 바와 같이 종래의 마이컴과 ASIC 사이의 데이터 통신은 어드레스 버스와 데이터 버스를 따로 마련하여 사용하기 때문에 많은 마이컴 통신용 포트를 필요로 하였고, 또한 통신이 ASIC 위주의 타이밍으로 수행되기 때문에 마이컴 특성에 맞는 최적의 통신 속도를 얻을 수가 없었다.

따라서 본 발명의 목적은 마이컴이 ASIC 내부 레지스터에 데이터를 쓰거나 읽을 때 적은 수의 마이컴 포트로 가능하게 하여 마이컴 포트를 절약할 수 있는 데이터 통신 방법 및 그 장치에 있다.

본 발명의 다른 목적은 마이컴과 ASIC 사이의 통신속도가 마이컴이 지원할 수 있는 최대 속도가 되도록하기 위한 데이터 통신 방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은 마이컴과 ASIC 사이의 데이터 통신에 있어서 어드레스와 데이터를 같은 통신 포트로 전송함으로서 통신 포트수를 줄이는 것을 특징으로 한다

도 1은 일반 입0f출력 포트를 이용한 종래 마이크로컴퓨터와 전용칩(ASIC) 사이의 데이터 통신에 필요한 신호 구성도

도 2는 종래 데이터 통신 중 쓰기모드(write-mode)시의 타이밍도

도 3은 종래 데이터 통신 중 읽기모드(read-mode)시의 타이밍도

도 4는 본 발명의 바람직한 일 실시예에 따른 마이크로컴퓨터와 전용칩 사이의 데이터 통신에 필요한 신호 구성도

도 5는 도 4 중 전용칩의 상세 회로도

도 6은 본 발명의 바람직한 일 실시예에 따른 데이터 통신 중 쓰기모드시의 동작 타이밍도

도 7은 본 발명의 바람직한 일 실시예에 따른 데이터 통신 중 읽기모드시의 동작 타이밍도

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명 및 첨부도면에서 구체적인 회로구성과 같은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술 분야에서 통상적인 지식을 가진 자에게 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대힌 상세한 설명은 생략한다.

도 4는 본 발명의 바람직한 일 실시예에 따른 마이컴 10과 ASIC 20 사이의 데이터 통신에 필요한 신호 구성도이다. 도 4를 참조하여 본 발명의 특징을 살펴보면, 마이컴 10과 ASIC 20 사이의 데이터 통신에 필요한 신호들을인 인에이블신호 EN, 클럭신호 CK, 방향제어신호 DIR등은 종래 데이터 통신에서와 마찬가지로 필요하지만, 어드레스 ADD와 데이터 DT는 마이컴 10의 통신용 포트를 공용하기 때문에 하나의 공용 버스로 나타나 있다. 이는 ASIC 20에서 클럭신호 CK를 이용하여 상기 어드레스 버스 ADD 경로와, 상기 데이터 버스 DT 경로를 각각 다르게 형성시켜 줌으로써 가능하다.

도 5는 도 4 중 ASIC 20의 상세도이다. 도 5에서 본 발명과 관련이 없는 ASIC 20 내부의 다른 여러 부분이 생략되어 있음을 이해하여야 한다. 도 5를 참조하여 본 발명의 구성을 살펴보면, 어드레스 ADD 및 데이터 DT를 입력받는 버퍼(buffer) 30과, 인에이블 신호 EN 및 클럭신호 CK를 오아 게이팅(OR gating)하는 오아 게이트(OR gate) 32와, 어드레스 ADD를 래치하는 래치 34와, 래치된 어드레스 ADD를 디코딩하는 어드레스 디코더 36과, 래치된 어드레스 ADD를 선택신호로 받아 해당 레지스터의 출력을 선택 출력하는 멀티플랙서(multiplexer; MUX) 38과, 멀티플랙서 38의 출력을 방향제어신호 DIR에 의해 온/오프 제어하는 트리 스테이트 버퍼(tri state buffer) 39 및 내부 레지스터들 40으로 구성된다.

이하 본 발명에 따른 마이컴 10과 ASIC 사이의 데이터 통신을 도 5와, 도 6및 도 7을 관련하여 설명한다. 도 6은 쓰기모드시의 동작 타이밍도이고, 도 7은 읽기모드시의 동작 타이밍도이다. 먼저 쓰기모드시의 동작을 도 5와 도 6을 참조하여 설명하면, 마이컴 10이 로우액티브 신호인 인에이블신호 EN을 ASIC 20에 인가하여 통신을 시작한다(①의 지점). 이후 마이컴 10은 어드레스 및 데이터 공용 포트로 레지스터 어드레스 ADD 출력하고, 클럭신호 CK를 ASIC 20에 인가한다. ASIC 20에서는 버퍼 30을 통해 입력된 상기 어드레스 ADD가 상기 클럭신호 CK의 하강에지시(②) 네거티브 에지 트리거형(negative edge triggered) 래치 34에 의해 래치된다. 이때 래치된 어드레스 ADD는 어드레스 디코더 36에 의해 디코딩(decoding)되어 ASIC 20 내부의 여러 레지스터들 40 중 해당 레지스터를 인에이블시키고 또한 멀티플렉서38 의 선택신호로 인가되어 해당 레지스터의 출력을 선택할 수 있게 한다.

상기 어드레스 ADD가 래치되면, 마이컴 10은 상기 어드레스 및 데이터 공용 포트로 데이터 DT를 출력한다. 이때 상기 어드레스 및 데이터 공용 포트를 어드레스 ADD 및 데이터 DT의 입0f출력 공용으로 사용하기 때문에 포트의 비트(bit)수는 어드레스 ADD와 데이터 DT 중 더 큰 값의 비트수로 결정되어야 한다. ASIC 20에서는 상기 출력된 데이터 DT를 상기 클럭신호 CK의 상승에지시(③) 상기 디코더 36에 의해서 인에이블된 포지티브 에지 트리거형(positive edge triggered) 레지스터에 저장한다. 이후 마이컴 10은 에이블신호 EN을 논리 하이 상태로 만들면서 통신을 종료한다.

도 6에서는 한번의 쓰기모드 동작만 나타나 있으나, 마이컴 10은 인에이블신호 EN이 논리 로우 상태인 구간동안에 다른 레지스터 어드레스 ADD 및 데이터 DT를 상기 레지스터 밑 데이터 공용 포트로 출력하고 ASIC 20에 클럭신호 CK를 인가하여 여러번의 쓰기모드 동작을 수행할 수도 있다.

이하 도 5와, 도 6 및 도 7을 참조하여 읽기모드시의 동작을 살펴보면, 어드레스 ADD가 래치되어 디코딩되고 멀티플랙서 38의 선택신호로 들어가는 과정까지는 쓰기모드시와 동일한 동작을 한다. 이후 마이컴 10은 해당 레지스터의 데이터를 읽기 위하여 ⓐ의 지점에서 방향제어신호 DIR을 논리 하이 상태로 만들어 레지스터 및 데이터 공용 포트의 방향을 읽기를 위한 방향으로 제어한다. 이때 ASIC 20에서는 상기 하이 상태인 방향제어신호 DIR에 의해 트리 스테이트 버퍼 39가 온 되면서, 멀티플랙서 38의 출력이 상기 포트로 출력되게 된다. 이때 상기 멀티플랙서 38의 출력은 상기 래치된 어드레스 ADD에 의해 선택된 해당 레지스터의 데이터 DT이다. 이후 마이컴 10은 ⓑ의 구간 중 한곳에서 상기 출력된 데이터 DT를 읽으면 된다.

도 7에서는 한번의 읽기모드 동작만 나타나 있으나, 이때에도 쓰기모드시와 마찬가지로 마이컴 10은 다른 레지스터의 어드레스를 상기 레지스터 및 데이터 공용 포트로 출력하고 ASIC 20에 클럭신호 CK 및 방향제어신호 DIR을 인가하여 여러번의 읽기모드 동작을 수행할 수도 있다. 또한 이때 마이컴 10은 쓰기모드로도 전환하여 다른 레지스터 어드레스 및 데이터를 상기 레지스터 및 데이터 공용 포트로 출력하고 ASIC 20에 클럭신호 CK를 인가하여 레지스터에 데이터를 쓸 수도 있다.

상술한 본 발명의 설명에서는 구체적인 일 실시예에 관하여 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허청구의 범위와 특허청구의 범위의 균등한 것에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명은 적은 수의 마이컴 포트수로 ASIC 내부의 레지스터에 데이터를 쓰거나 읽는 것이 가능하고 마이컴 속도에 따른 처리 및 통신 속도를 얻을 수 있는 장점이 있다.

Claims (5)

1. 마이컴과 전용칩 사이의 일반 입0f출력 포트를 이용한 데이터 통신 방법에 있어서,

   상기 마이컴에서 상기 레지스터 어드레스와 상기 데이터의 입0f출력 타이밍에 맞추어 클럭신호를 발생시키고, 상기 전용칩에서 상기 클럭신호의 소정에지에 따라 내부 어드레스 경로와 내부 데이터의 경로를 각각 다르게 형성시켜 줌으로써, 상기 마이컴에서는 상기 어드레스와 상기 데이터를 같은 포트를 이용해 전송함을 특징으로 하는 데이터 통신 방법.
2. 제1항에 있어서, 상기 전용칩과 상기 마이컴간의 상기 어드레스 경로와 상기 데이터 경로는 동일 전송채널로 형성됨을 특징으로 하는 데이터 통신 방법
3. 제1항에 있어서, 상기 전용칩은 상기 클럭 신호의 제1에지시 상기 어드레스 경로를 활성화하여 해당 어드래스의 래지스터를 인에이블시키고 상기 클럭신호의 제2에지시 상기 데이터 경로를 활성화하여 상기 인에이블된 레지스터에 데이터를 쓰거나 읽는 것을 특징으로 하는 데이터 통신 방법.
4. 마이컴 내 하나의 입0f출력 포트에 연결된 입0f출력 공용 전송라인을 이용하여 전용칩으로의 데이터 쓰기 및 읽기를 수행하기 위한 장치에 있어서,

   상기 마이컴에 의해서 인가되는 어드레스 및 데이터 래치를 위한 소정 타이밍의 래치신호를 이용하여 상기 전용칩 내부에 있는 레지스터들과 연결되는 내부 어드레스 경로와 데이터 경로를 각각 다르게 형성하여 어드레스에 의해 지정된 특정 레지스터에 데이터를 쓰거나 읽게하는 어드레스 및 데이터 내부 경로 형성부를 상기 전용칩 내부에 구비함을 특징으로 하는 데이터 통신 장치.
5. 제4항에 있어서, 상기 어드레스 및 데이터 내부 경로 형성부는 상기 래치 신호의 제1에지시 상기 전송라인을 통해 어드레스를 래치하는 래치와, 상기 래치된 어드레스를 디코딩하여 전용칩 내부 레지스터들 중 특정 레지스터를 인에이블 시키는 디코더와, 상기 래치된 어드레스를 선택신호로 이용하여 상기 인에이블된 특정 레지스터의 출력을 선택하는 멀티플랙서 및 상기 멀티플랙서의 출력을 상기 마이컴의 읽기모드시 동작하여 상기 전송라인으로 출력하는 게이트부로 구성되며, 상기 래치신호의 제2에지시 상기 데이터를 상기 래치된 특정 레지스터에 저장함을 특징으로 하는 데이터 통신 장치.