KR930002672B1 - 비정질 질화티타늄막을 이용한 금속배선 형성방법 - Google Patents

비정질 질화티타늄막을 이용한 금속배선 형성방법 Download PDF

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Abstract

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Description

비정질 질화티타늄막을 이용한 금속배선 형성방법
제 1 도는 종래의 반도체 장치에 있어서 접촉구부위에서 실리콘이 석출된 상태를 나타낸 단면도이고,
제 2 도는 종래의 금속배선막으로 질화티타늄막을 사용한 반도체 장치의 단면도로서, 열처리 공정후의 접촉구부위에 금속화합물이 형성된 것을 나타낸 도면이다.
제 3 도는 본 발명의 금속배선막으로 비정질 질화티타늄막이 형성된 반도체 장치로서, 열처리 공정후 접촉구 부위의 단면도를 나타낸 것이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 불순물 확산층
3 : 절연막 4 : 접촉구
5 : 알루미늄막 6 : 석출된 Si
7 : 티타늄막 8 : 질화티타늄막
9 : 스파이크 10 : 비정질 질화티타늄막
본 발명은 반도체 장치의 배선형성방법에 관한 것으로서, 특히 금속배선시 비정질 질화티타늄막을 이용하여 접촉구 부위에서의 확산배리어 특성을 개선시키는 금속배선 형성방법에 관한 것이다.
오늘날 반도체 장치가 고집적화 되어감에 따라 보다 작은 접촉구와 얕은 접합층을 형성하기 위한 기술이 요구되고 있으며, 반도체 장치의 접촉구가 점점 작아지고 불순물 확산층이 얕게 형성됨에 따라 반도체 장치의 신뢰성문제가 제기되고 있다.
이러한 반도체 장치의 신뢰성에 가장 커다란 영향을 미치는 것이 접촉구 부위 즉, 금속배선층과 불순물 확산층이 접촉하는 접촉구 부위이다.
제 1 도는 종래의 반도체 장치의 단면도를 나타낸 것으로서, 도면 부호 1은 반도체 기판을 나타내는 것이고, 2는 불순물 확산층, 3은 층간 절연막, 4는 접촉구, 5는 알루미늄으로 된 금속배선막이다.
제 1 도를 참조하면, 종래의 반도체 장치는 불순물 확산층(2)과 반도체 기판(1)이 PN 접합을 형성하고 있으며, 불순물 확산층(2)과 알루미늄막으로 된 금속배선막(5)은 접촉구(4)를 통해 전기적으로 접촉되어 있다.
종래의 반도체 장치는 금속배선막으로 실리콘이 함유된 알루미늄막을 사용하는 경우에, 알루미늄막을 형성한 후 열처리공정을 실시하면 알루미늄막에 함유되어 있던 과포화 Si이 접촉구(4)의 바닥부분의 불순물 확산층(2)상에 석출되고, 이 석출 실리콘(6)에 의해 접촉구(4)의 실효개구면적이 감소하고, 접촉저항이 증가하게 되는 문제점이 있었다.
한편, 실리콘이 함유된 알루미늄을 배선에 사용할 때에 과포화 Si이 석출되어 접촉저항이 증가하는 것을 방지하기 위하여 제 2 도와 같이 알루미늄 배선막(5)의 하부에 질화티타늄막(8)을 형성하였다.
상기 질화티타늄막(7)은 티타늄 타켓으로부터 반응 스퍼터링시켜 형성하게 되는데, 이러한 방법으로 제작된 질화티타늄막은 주상(住狀)으로 형성되기 때문에 상부에 형성되어 있는 알루미늄막(5)이 확산되어 하부에 형성되어 있는 티타늄막(7)과 반응할 수 있는 통로가 된다.
특히 열응력이 지속적으로 가해지면 접촉구(4)부위에서 상부층 금속인 알루미늄과 하부층 금속인 티타늄(Ti)이 반응하고, 반응된 알루미늄-티타늄합금과 불순물 확산층(2) 속의 실리콘이 반응하여 제 2 도와 같이 금속화합물(spike)(9)가 형성되고, 이 화합물에 의해 반도체 기판(1)과 불순물 확산층(2)이 이루는 PN 접합이 파괴되는 문제점이 있었다.
본 발명은 금속배선막과 접합층이 만나는 접촉구부위에서 금속화합물이 형성되는 현상을 방지하기 위한 것으로서, 주상형태로 형성되는 질화티타늄막 대신에 비정질 질화티타늄막을 형성하여 접촉구부위에서 확산 배리어 특성을 향상시킨 금속배선 형성방법을 제공하는데에 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 반도체 기판에 불순물 확산층이 형성되고, 그위에 절연막, 티타늄막 및 알루미늄막이 형성되어 있는 반도체 장치에 있어서, 상기 알루미늄막의 하부에 티타늄보다 원자반경이 큰 금속이 함유된 티타늄타켓으로부터 반응 스퍼터링시키거나 상기 원자반경이 큰 금속타켓과 티타늄 타켓으로부터 동시 스퍼터링시키는 방법으로 티타늄에 일정량이상의 금속을 함유시키므로써 비정질 질화티타늄막(8)을 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법을 제공한다.
이하 첨부 도면에 의거하여 본 발명의 실시예를 상세히 설명한다.
본 발명은 제 3 도에 보는 바와 같이 반도체 기판(1)상에 오믹콘택용 티타늄막(7)을 물리증착시킨 다음에 그위에 티타늄에 비해 원자반경이 상대적으로 큰 금속을 함유한 금속 타켓으로부터 반응 스퍼터링시키거나 두개의 금속 타켓과 티타늄 타켓 각각으로부터 두 물질을 동시에 스퍼터링시켜(cosputtering) 비정질 질화티타늄막(10)을 형성한 것이며, 이 때 상기 스퍼터링 챔버내에서는 Ar와 N2가스가 분위기 가스로 사용된다.
본 발명은 상기 금속의 함유량을 일정량(Percolation limit) 이상 증가시킬 경우에는 질화티타늄막이 비정질 질화티타늄막으로 되는 현상을 이용한 것으로서, 원자 반경이 큰 금속의 함유량이 일정량이상 증가할 경우에는 종래의 Ti 타켓으로 반응 스퍼터링시켜 얻은 주상형태의 질화티타늄막의 결정입계(grain boundary)가 제거되어 상부층의 금속원자가 하부층으로 확산할 수 있는 통로가 차단된다.
그러므로, 알루미늄이 티타늄과 반응할 수 있는 통로가 차단되어 알루미늄이 확산되지 못하므로 확산 배리어의 내열성이 한층 개선되고, 열처리공정을 수행한 후에도 티타늄과 불순물 확산층의 실리콘이 반응을 하지 못하므로 금속화합물이 형성되지 않아 PN 접합이 파괴되지 않는다.
상기 스퍼터링공정에서 Ti와 함께 스프터링시키는 금속으로는 Sr, Ba 및 La, Ce, Ld, Sm 등의 La 계의 금속이 사용된다.
또한, 정질의 티타늄막을 사용하는 경우에는 응력에 의해 접촉구 가장자리 내부에 결함(crack)이 발생하나, 비정질 질화티타늄막을 사용하므로써 내부 응력이 훨씬 완화되어 결함의 발생을 방지할 수 있게 된다.
상기한 바와 같은 본 발명에 의하면 금속배선막의 하부에 비정질 질화티타늄막을 형성하여 상부층 금속의 확산 경로를 차단하므로써 상부층 금속이 불순물 확산층과 반응하여 금속화합물을 형성하는 것을 방지하며, 이로써 누설전류 및 접합이 파괴되는 것을 방지할 수 있어 반도체 장치의 신뢰도를 향상시킬 수 있다.

Claims (3)

  1. 반도체 기판(1)에 불순물 확산층(2)이 형성되고, 그위에 절연막(3), 절연막의 개구된 곳을 통해 상기 불순물층과 접촉하는 티타늄막(7) 및 그위의 알루미늄막(5)이 형성되어 접촉구조를 이루는 반도체 장치에 있어서, 티타늄(Ti)에 Ti 보다 원자 반경이 큰 금속을 일정량이상 함유시킨 금속타켓을 사용하여 Ar과 N2 가스 분위기에서 스퍼터링방법으로 비정질 질화티타늄막(10)을 상기 알루미늄막(5)과 티타늄막 사이에 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 스퍼터링의 타켓으로서 Ti 타켓과 상기한 금속의 타켓 두개를 공히 사용하여 동시 스퍼터링으로 비정질 Ti 층을 형성하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 Ti에 포함되는 금속은 Sr, Ba 또는 La, Ce, Nd, Sm 등의 La 계 금속중 하나를 사용하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
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GB9021287A GB2245762B (en) 1990-06-29 1990-10-01 Metallization process using amorphous titanium nitride layer
DE4031677A DE4031677A1 (de) 1990-06-29 1990-10-04 Metallisierungsverfahren unter verwendung einer amorphen titannitridschicht
FR909013545A FR2664096B1 (fr) 1990-06-29 1990-10-31 Procede de metallisation pour dispositif a semi-conducteur utilisant du nitrure de titane amorphe.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6770924B1 (en) * 1994-05-13 2004-08-03 Micron Technology, Inc. Amorphous TiN films for an integrated capacitor dielectric/bottom plate using high dielectric constant materials
KR100494320B1 (ko) * 1997-12-30 2005-08-31 주식회사 하이닉스반도체 반도체소자의확산방지막형성방법
KR100401498B1 (ko) * 2001-01-11 2003-10-17 주식회사 하이닉스반도체 반도체장치의 배리어층 형성방법
DE10146359B4 (de) * 2001-09-20 2006-12-28 Advanced Micro Devices, Inc., Sunnyvale Eine Metallisierungsprozesssequenz
JP4727667B2 (ja) * 2005-08-16 2011-07-20 株式会社日立国際電気 薄膜形成方法および半導体デバイスの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63213959A (ja) * 1987-03-03 1988-09-06 Toshiba Corp 半導体装置の製造方法
JPH01165055A (ja) * 1987-09-30 1989-06-29 Sharp Corp 光磁気記録媒体
JPH01220824A (ja) * 1988-02-29 1989-09-04 Toshiba Corp 半導体装置の製造方法
US4990997A (en) * 1988-04-20 1991-02-05 Fujitsu Limited Crystal grain diffusion barrier structure for a semiconductor device
JP2751223B2 (ja) * 1988-07-14 1998-05-18 セイコーエプソン株式会社 半導体装置およびその製造方法
JPH0666287B2 (ja) * 1988-07-25 1994-08-24 富士通株式会社 半導体装置の製造方法

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GB9021287D0 (en) 1990-11-14
GB2245762B (en) 1995-02-08
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JP2772726B2 (ja) 1998-07-09
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DE4031677A1 (de) 1992-01-09
IT9021594A0 (it) 1990-09-28
DE4031677C2 (ko) 1993-07-22
IT1243053B (it) 1994-05-23
JPH05109656A (ja) 1993-04-30

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